CN111796963A - 半导体存储器件和具有该半导体存储器件的存储系统 - Google Patents

半导体存储器件和具有该半导体存储器件的存储系统 Download PDF

Info

Publication number
CN111796963A
CN111796963A CN202010108158.6A CN202010108158A CN111796963A CN 111796963 A CN111796963 A CN 111796963A CN 202010108158 A CN202010108158 A CN 202010108158A CN 111796963 A CN111796963 A CN 111796963A
Authority
CN
China
Prior art keywords
parity
local
command
global
previous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010108158.6A
Other languages
English (en)
Inventor
柳睿信
车相彦
金贤起
辛薰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111796963A publication Critical patent/CN111796963A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G06F11/108—Parity data distribution in semiconductor storages, e.g. in SSD
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

提供了一种半导体存储器件和包括该半导体存储器件的存储系统。半导体存储器件包括存储单元阵列，该存储单元阵列包括存储块、局部奇偶校验存储块和寄存器块。存储块响应于多个列选择信号分别存储多条部分局部数据，或者响应于全局奇偶校验列选择信号存储第一部分全局奇偶校验。局部奇偶校验存储块响应于多个列选择信号存储局部数据的局部奇偶校验，或者响应于全局奇偶校验列选择信号存储第二部分全局奇偶校验。寄存器块生成包括第一部分全局奇偶校验和第二部分全局奇偶校验的全局奇偶校验。每条局部数据包括部分局部数据，并且全局奇偶校验是多条局部数据和局部奇偶校验的奇偶校验。

Description

半导体存储器件和具有该半导体存储器件的存储系统
相关申请的交叉引用
本申请要求2019年4月3日提交的第10-2019-0038816号韩国专利申请的优先权，该申请的公开通过引用整体地结合于此。
技术领域
与示例实施方式一致的器件和系统涉及半导体存储器件和包括该半导体存储器件的存储系统。
背景技术
半导体存储器件可以包括存储单元阵列。一般地，半导体存储器件可以对施加到存储单元阵列的数据执行ECC(error correcting code，纠错码)编码操作，并且对从存储单元阵列输出的数据执行ECC解码操作。
发明内容
一方面是提供可以对至少两个不同的数据单元的数据执行纠错码(ECC)编码和解码操作的半导体存储器件以及包括该半导体存储器件的存储系统。
本发明构思的方面不应该被以上描述限制，并且本领域普通技术人员将从在此描述的示例实施方式中清楚地理解其他未提及的方面。
根据示例实施方式的一方面，提供了包括存储单元阵列的半导体存储器件，该存储单元阵列包括：多个存储块，被配置为响应于多个列选择信号分别存储多条部分局部数据，或者响应于全局奇偶校验(parity)列选择信号存储第一部分全局奇偶校验；局部奇偶校验存储块，被配置为响应于该多个列选择信号存储多条局部数据的多个局部奇偶校验，或者响应于全局奇偶校验列选择信号存储第二部分全局奇偶校验；以及寄存器块，被配置为生成包括多个第一部分全局奇偶校验和第二部分全局奇偶校验的全局奇偶校验，其中，该多条局部数据中的每一条包括该多条部分局部数据，并且全局奇偶校验是该多条局部数据和该多个局部奇偶校验的奇偶校验。
根据示例实施方式的另一方面，提供了存储系统，包括：控制器，被配置为输出命令/地址，发送输入数据，并且接收输出数据；以及存储器，被配置为接收命令/地址和输入数据并且发送输出数据，其中该存储器包括存储单元阵列，该存储单元阵列包括：多个存储块，被配置为响应于多个列选择信号分别存储多条部分局部数据，或者响应于全局奇偶校验列选择信号存储第一部分全局奇偶校验；局部奇偶校验存储块，被配置为响应于多个列选择信号存储多条局部数据的多个局部奇偶校验，或者响应于全局奇偶校验列选择信号存储第二部分全局奇偶校验；以及寄存器块，被配置为生成包括多个第一部分全局奇偶校验和第二部分全局奇偶校验的全局奇偶校验，其中该多条局部数据中的每一条包括多条部分局部数据，并且全局奇偶校验是多条局部数据和多个局部奇偶校验的奇偶校验。
附图说明
图1A和图1B是根据示例实施方式的半导体存储器件的框图；
图2是示出根据示例实施方式的存储体(memory bank)的配置的框图；
图3是示出根据示例实施方式的每个存储体的k个存储块和局部奇偶校验存储块的配置的图；
图4是示出根据示例实施方式的纠错码(error correcting code，ECC)编码器的图；
图5是示出根据示例实施方式的奇偶校验生成器的奇偶校验操作的图；
图6是示出根据示例实施方式的ECC解码器的配置的图；
图7是示出根据示例实施方式的校正子(syndrome)生成器的校正子运算的图；
图8是示出根据示例实施方式的寄存器的配置的电路图；
图9是示出根据示例实施方式的当施加包括激活(active)命令的命令/地址时半导体存储器件的操作的图；
图10是示出根据示例实施方式的当施加包括写入命令的命令/地址时半导体存储器件的操作的图；
图11是示出根据示例实施方式的当施加包括写入命令的命令/地址时半导体存储器件100的操作的图；
图12是示出根据示例实施方式的当施加包括预充电命令的命令/地址时半导体存储器件的操作的图；
图13至图15是示出根据示例实施方式的半导体存储器件的全局ECC解码操作的图；以及
图16是示出根据示例实施方式的存储系统的框图。
具体实施方式
在下文中，将参考附图描述根据示例实施方式的半导体存储器件和包括该半导体存储器件的存储系统。
图1A和图1B是根据示例实施方式的半导体存储器件的框图。
半导体存储器件100可以包括命令/地址生成器10、刷新地址计数器12、行地址生成器14、选择器16、行解码器18、存储体选择信号生成器20、列地址生成器22、列解码器24、存储单元阵列26、数据写入路径单元28、纠错码(ECC)编码器30、ECC解码器32、数据读取路径单元34以及错误地址储存器36。例如，存储单元阵列26可以包括四个存储体26a、26b、26c和26d。例如，行解码器18可以包括四个行解码器18a、18b、18c和18d，并且例如，列解码器24可以包括四个列解码器24a、24b、24c和24d。也就是说，每个存储体中可以包括一个行解码器18和一个列解码器24。与示出的不同，每个存储体中还可以包括一个ECC编码器30、一个ECC解码器32以及一个错误地址储存器36。
图1A和图1B中示出的各个块的功能将描述如下。
当施加命令/地址CA时，命令/地址生成器10可以对包括在命令/地址CA中的命令信号进行解码，生成激活命令ACT、写入命令WR、读取命令RD、预充电命令PRE或刷新命令REF，并且生成包括在命令/地址CA中的地址信号作为存储体地址信号BADD、行地址信号RADD和列地址信号CADD。例如，命令/地址生成器10可以连同激活命令ACT一起生成存储体地址信号BADD和行地址信号RADD，并且连同写入命令WR或读取命令RD一起生成列地址信号CADD。
刷新地址计数器12可以响应于刷新命令REF生成刷新行地址refa。
行地址生成器14可以响应于激活命令ACT接收行地址信号RADD，并且生成行地址ra。
选择器16可以响应于刷新命令REF生成刷新行地址refa作为最终行地址raf，并且响应于激活命令ACT生成行地址ra作为最终行地址raf。
行解码器18a、18b、18c和18d中的每一个可以响应于激活命令ACT和相应的存储体选择信号baa、bab、bac或bad来对最终行地址raf进行解码，并且激活多个相应的字线选择信号wla、wlb、wlc或wld中的一个。此外，行解码器18a、18b、18c和18d中的每一个可以响应于刷新命令REF和相应的存储体选择信号baa、bab、bac或bad来对最终行地址raf进行解码，并且激活多个相应的字线选择信号wla、wlb、wlc或wld中的至少一个。此外，行解码器18a、18b、18c和18d中的每一个可以响应于刷新命令REF和故障存储体地址fba对故障行地址fra进行解码，并且激活四个存储体26a、26b、26c和26d中的一个的故障存储体的、多个相应的字线选择信号wla、wlb、wlc或wld中的一个的故障字线选择信号。
存储体选择信号生成器20可以对存储体地址信号BADD进行解码并且生成存储体选择信号baa、bab、bac和bad。
列地址生成器22可以响应于写入命令WR或读取命令RD接收列地址信号CADD，并且生成列地址ca。
列解码器24a、24b、24c和24d中的每一个可以响应于写入命令WR或读取命令RD以及相应的存储体选择信号baa、bab、bac或bad来对列地址ca进行解码，并且激活多个相应的列选择信号csla、cslb、cslc或csld中的一个。此外，列解码器24a、24b、24c和24d中的每一个可以响应于预充电命令PRE和相应的存储体选择信号baa、bab、bac或bad，激活多个相应的列选择信号csla、cslb、cslc或csld的全局奇偶校验列选择信号(未示出)。此外，列解码器24a、24b、24c和24d中的每一个可以响应于刷新命令REF和故障存储体地址fba顺序地激活故障存储体的多个相应的列选择信号csla、cslb、cslc或csld中的全部，并且响应于刷新命令REF、故障存储体地址fba和故障列地址fca激活故障列选择信号(未示出)。
存储体26a、26b、26c和26d中的每一个可以包括多个存储单元(未示出)，并且将数据di存储在由多个相应的字线选择信号wla、wlb、wlc或wld中的一个以及多个相应的列选择信号csla、cslb、cslc或csld中的一个选择的存储单元中，或者将存储在所选存储单元中的数据do输出。此外，存储体26a、26b、26c和26d中的每一个可以对由多个相应的字线选择信号wla、wlb、wlc或wld中的至少一个选择的存储单元执行刷新操作。
数据写入路径单元28可以以与对应于突发(burst)长度的数量相同的次数以串行方式顺序地接收从半导体存储器件100的外部施加的数据DQ，并且数据写入路径单元28以并行方式输出局部数据DI。例如，当半导体存储器件100的数据输入/输出(input/output，I/O)端子(引脚或焊球)的数量是n(例如，16)并且突发长度被设置为k(例如，8)时，数据写入路径单元28可以以串行方式顺序地接收n位数据DQ k次，并且以并行方式生成n×k位(例如，128位)局部数据DI。
ECC编码器30可以对局部数据DI执行局部ECC编码操作，为局部数据DI生成局部奇偶校验，并且生成包括局部奇偶校验的局部数据DI作为数据di。例如，ECC编码器30可以对n×k位(例如，128位)局部数据DI执行局部ECC编码操作，为n×k位局部数据DI生成m位(例如，8位)局部奇偶校验，并且生成(n×k)+m位(例如，136位)数据di。
ECC解码器32可以对局部数据do执行局部ECC解码操作，以检测数据do中是否有错误，并且生成局部数据DO。此外，当检测到错误时，ECC解码器32可以生成错误信号ER。例如，ECC解码器32可以对(n×k)+m位(例如，136位)数据do执行局部ECC解码操作，为局部数据do生成校正子，并且使用校正子检测是否存在错误。
数据读取路径单元34可以接收数据DO，并且以与对应于突发长度的数量相同的次数以串行方式顺序地生成数据DQ。例如，当半导体存储器件100的数据I/O端子(引脚或焊球)的数量是n(例如，16)并且突发长度被设置为k(例如，8)时，数据读取路径单元34可以接收n×k位(例如，128位)数据DO，并且以串行方式顺序地生成n位数据DQ k次。
错误地址储存器36可以响应于错误信号ER，将存储体选择信号baa至bad、最终行地址raf和列地址ca存储为故障存储体地址fba、故障行地址fra以及故障列地址fca。此外，错误地址储存器36可以响应于刷新命令REF生成故障存储体地址fba、故障行地址fra和故障列地址fca。
图2是示出根据示例实施方式的存储体的配置的框图。存储体26a、26b、26c和26d中的每一个可以包括k个存储块BLK1至BLKk、局部奇偶校验存储块BLKP以及寄存器块REGBLK。
参考图2，存储体26a、26b、26c和26d中的每一个的k(例如，8)个存储块BLK1至BLKk中的每一个可以响应于j(例如，64)个相应的列选择信号csla1至cslaj、cslb1至cslbj、cslc1至cslcj、或csld1至csldj中的一个来接收、存储和输出n位(例如，16位)部分数据，并且响应于相应的全局奇偶校验列选择信号cslagp、calbgp、cslcgp或csldgp来接收、存储和输出n位部分全局奇偶校验。
存储体26a、26b、26c和26d中的每一个的局部奇偶校验存储块BLKP可以响应于j个相应的列选择信号csla1至cslaj、cslb1至cslbj、cslc1至cslcj或csld1至csldj中的一个接收、存储和输出m位(例如，8位)局部奇偶校验，并且响应于相应的全局奇偶校验列选择信号cslagp、calbgp、cslcgp或csldgp来接收、存储和输出m位(例如，8位)部分全局奇偶校验。
也就是说，响应于j个相应的列选择信号csla1至cslaj、cslb1至cslbj、cslc1至cslcj、或csld1至csldj中的一个，存储体26a、26b、26c和26d中的每一个可以接收、存储和输出(n×k)位(例如，128位)局部数据和m位局部奇偶校验，或者响应于相应的全局奇偶校验列选择信号cslagp、calbgp、cslcgp、或csldgp来接收、存储和输出(n×k)+m位(例如，136位)全局奇偶校验。
存储体26a、26b、26c和26d中的每一个的寄存器块REGBLK可以存储从相应的存储体26a、26b、26c或26d的k个存储块BLK1至BLKk以及局部奇偶校验存储块BLKP输出的(n×k)+m位全局奇偶校验，将(n×k)+m位全局奇偶校验与(n×k)位局部数据和m位局部奇偶校验进行比较，并且生成(n×k)+m位全局奇偶校验并将生成的(n×k)+m位全局奇偶校验输出到该相应的存储体26a、26b、26c或26d的k个存储块BLK1至BLKk和局部奇偶校验存储块BLKP。
图3是示出根据示例实施方式的每个存储体的k个存储块BLK1至BLKk和局部奇偶校验存储块BLKP的配置的图。k个存储块BLK1至BLKk中的每一个可以包括沿位线方向排列的三十二个部分存储块PBLK1至PBLK32和三十一个感测放大块SA12至SA3132。三十一个感测放大块SA12至SA3132可以被分别布置在成对的相邻的部分存储块PBLK1和PBLK2、PBLK2和PBLK3(未示出)、…、以及PBLK31(未示出)和PBLK32之间。三十二个部分存储块PBLK1至PBLK32中的每一个可以包括沿字线方向布置的六十五个子存储块SMCA1至SMCA65。三十一个感测放大块SA12至SA3132中的每一个可以包括六十五个部分感测放大块PSA1至PSA65。六十五个部分感测放大块PSA1至PSA65中的每一个可以在位线方向上相邻的两个子存储块SMCA1、SMCA2、…、或SMCA65之间共享。六十五个子存储块SMCA1至SMCA65中的每一个可以响应于多个相应的字线选择信号wl1至wli、wl21至wl2i、…、或wl321至wl32i中的一个以及相应的列选择信号csla1、csla2、…、或cslagp来接收和输出16位部分局部数据或16位部分全局奇偶校验。六十五个部分感测放大块PSA1至PSA65中的每一个可以放大和接收被施加到彼此相邻的两个相应的子存储块SMCA1、SMCA2、…、或SMCA65中的一个块的16位部分局部数据或16位部分全局奇偶校验，或者放大和输出从两个相应的子存储块SMCA1、SMCA2、…、或SMCA65中的一个块输出的16位部分局部数据或16位部分全局奇偶校验。
局部奇偶校验存储块BLKP可以包括沿位线方向布置的三十二个部分存储块PBLK1’至PBLK32’以及三十一个感测放大块SA12’至SA3132’。三十一个感测放大块SA12’至SA3132’可以被分别布置在成对的相邻的部分存储块PBLK1’和PBLK2’、PBLK2’和PBLK3’(未示出)、…、以及PBLK31’(未示出)和PBLK32’之间。三十二个部分存储块PBLK1’至PBLK32’中的每一个可以包括布置在字线方向上的六十五个子存储块SMCA1’至SMCA65’，并且三十一个感测放大块SA12’至SA3132中的每一个可以包括六十五个部分感测放大块PSA1’至PSA65’。六十五个部分感测放大块PSA1’至PSA65’中的每一个可以在位线方向上相邻的两个子存储块SMCA1’、SMCA2’、…、或SMCA65’之间共享。六十五个子存储块SMCA1’至SMCA65’中的每一个可以响应于多个相应的字线选择信号wl1至wli、wl21至wl2i、…、或wl321至wl32i中的一个以及相应的列选择信号csla1、csla2、…、或cslagp来接收和输出8位局部奇偶校验或8位部分全局奇偶校验。六十五个部分感测放大块PSA1’至PSA65’中的每一个可以放大和接收被施加到彼此相邻的成对的两个相应的子存储块SMCA1’、SMCA2’、…、或SMCA65’中的一个块的8位局部奇偶校验或8位部分全局奇偶校验，或者放大和输出从成对的两个相应的子存储块SMCA1’、SMCA2’、…、或SMCA65中的一个块输出的8位局部奇偶校验或8位部分全局奇偶校验。
在图3中，字线WL11至WL1i、WL21至WL2i、…、以及WL321至WL32i指示分别响应于字线选择信号wl11至wl1i、wl21至wl2i、…、以及wl321至wl32i而选择的字线，并且位线BL表示一个代表性位线。
寄存器块REGBLK可以包括9个部分寄存器块PREG1至PREG9。八个部分寄存器块PREG1至PREG8中的每一个可以包括十六个寄存器REG。剩余的一个部分寄存器块PREG9可以包括八个寄存器REG。
部分寄存器块PREG1可以共同地连接到包括在存储块BLK1中的三十一个感测放大块SA12、SA23、…、和SA3132中的每一个的六十五个部分感测放大块PSA1至PSA65。部分寄存器块PREG1的十六个寄存器REG可以存储16位部分局部数据或16位部分全局奇偶校验。部分寄存器块PREG2可以共同地连接到包括在存储块BLK2中的三十一个感测放大块SA12、SA23、…、和SA3132中的每一个的六十五个部分感测放大块PSA1至PSA65。部分寄存器块PREG2的十六个寄存器REG可以存储16位部分局部数据或16位部分全局奇偶校验。类似地，部分寄存器块PREG3至PREG8中的每一个可以共同地连接到包括在相应的存储块BLK3、BLK4、…、或BLK8中的三十一个感测放大块SA12、SA23、…、和SA3132中的每一个的六十五个相应的部分感测放大块PSA1至PSA65。部分寄存器块PREG3至PREG8中的每一个的十六个相应的寄存器REG可以存储相应的16位部分局部数据或相应的16位全局奇偶校验。部分寄存器块PREG9可以共同地连接到包括在存储块BLKP中的三十一个感测放大块SA12、SA23、…、和SA3132中的每一个的六十五个相应的部分感测放大块PSA1’至PSA65’。部分寄存器块PREG9的八个寄存器REG可以存储8位局部奇偶校验或8位部分全局奇偶校验。
图4是示出根据示例实施方式的ECC编码器30的图。ECC编码器30可以包括奇偶校验生成器42。
参考图4，奇偶校验生成器42可以接收从数据写入路径单元28施加的局部数据DI，并且生成包括局部数据和局部奇偶校验的数据di。例如，奇偶校验生成器42可以使用第一H矩阵H和128位局部数据生成8位局部奇偶校验。
图5是示出根据示例实施方式的奇偶校验生成器42的奇偶校验操作的图。
参考图5，第一H矩阵H可以是8×136矩阵，并且128位局部数据和8位局部奇偶校验的矩阵R可以是136×1矩阵。在第一H矩阵H中，136个列向量C1至C136的码h11至h81、h12至h82、…、h1128至h8128、10…0、01…0、...、以及00…1，除了具有全“0”的码之外，可以分别具有包括“0”和/或“1”的不同的码。此外，例如，可以根据循环冗余校验(cyclicalredundancy check，CRC)生成多项式，使用多项式码“111001111”生成第一H矩阵H，该循环冗余校验生成多项式是X8+X7+X6+X3+X2+X+1。也就是说，在将具有全“0”的8位码“00000000”添加到第一H矩阵H的行向量R1至R8的、包括码字h11至h1128、h21至h2128、…、和h81至h8128的2128个不同的128位数据字中的每一个的后面之后，可以用2128个不同的136位数据字中的每一个除以多项式码，以获得8位余数。相应的8位余数可以被添加在2128个不同的128位数据字中的每一个的后面，以生成2128个不同的136位码字。第一H矩阵H可以包括2128个不同的136位码字当中的码字，其中，8位余数被表示为“10000000”、“01000000”、…、和“0000001”(在对角线方向上具有“1”)，并且行向量R1至R8的码字h11至h112810000000、h21至h212801000000、…、和h81至h812800000001中的任意两个码字之间的最小汉明距离dmin是3。第一H矩阵H可以检测每一个1位错误、具有两个隔离的1位错误的2位错误、以及在8个连续位内的多位错误。
参考图4和图5，奇偶校验生成器42可以对包括在第一H矩阵H的行向量R1至R8中的128位码字h11至h128、h21至h2128、…、和h81至h8128中的每一个和136×1矩阵的128位局部数据r1到r128执行异或(exclusive OR，XOR)运算，并且对XOR运算的结果执行模2(modulo-2)运算，以生成8位局部奇偶校验P1至P8。
也就是说，8位局部奇偶校验P1至P8可以由以下等式表示：
P1＝h11^r1+h12^r2+…+h1128^r128
P2＝h21^r1+h22^r2+…+h2128^r128
…
P8＝h81^r1+h82^r2+…+h8128^r128，
其中，“^”表示XOR运算符，并且“+”表示模2运算符。
图6是示出根据示例实施方式的ECC解码器32的配置的图。ECC解码器32可以包括校正子生成器44和错误检测器46。
图6示出的各个块的功能将描述如下。
校正子生成器44可以接收从存储单元阵列26输出的128位局部数据和8位局部奇偶校验do，并且生成8位校正子。
图7是示出根据示例实施方式的校正子生成器44的校正子运算的图。
参考图7，在第二H矩阵H’中，136个列向量C1’至C136’的码h11’至h81’、h12’至h82’、…、和h1136’至h8136’，除了具有全“0”的码之外，可以分别具有包括“0”和/或“1”的不同的码。此外，例如，可以根据CRC生成多项式，使用多项式码“111001111”生成第二H矩阵H’，该CRC生成多项式是X8+X7+X6+X3+X2+X+1。也就是说，第二H矩阵H’可以包括将包括行向量R1’至R8’的码字h11’至h1136’、h21’至h2136’、…、以及h81’至h8136’的2136个不同的数据字除以多项式码得到的余数是0的码字当中的码字，其中任意两个码字之间的最小汉明距离dmin是3。类似于第一H矩阵H，第二H矩阵H’可以检测每一个1位错误、具有两个隔离的1位错误的2位错误、以及具有8个连续位的多位错误。
也就是说，8位校正子S1至S8可以由以下等式表示：
S1＝h11’^r1’+h12’^r2’+…+h1128’^r128’+…+h1136’^p8’
S2＝h21’^r1’+h22’^r2’+…+h2128’^r128’+…+h2136’^p8’
…
S8＝h81’^r1’+h82’^r2’+…+h8128’^r128’+…+h8136’^p8’，
其中，“^”表示XOR运算符，并且“+”表示模2运算符。
参考图6，当全部8位校正子S1至S8为“0”时，错误检测器46可以生成指示非错误的非错误信号NE，当8位校正子S1至S8被包括在第二H矩阵H’的136个列向量C1’至C136’的码中时，生成指示可校正错误的可校正错误信号ER，或者当8位校正子S1至S8不存在于第二H矩阵H’的136个列向量C1’至C136’的码中时，生成指示不可校正错误的不可校正错误信号UE。
图8是示出根据示例实施方式的寄存器REG的配置的电路图。寄存器REG可以包括XOR门XORG、第一开关SW1和第二开关SW2、包括第一反相器I1和第二反相器I2的锁存器L、NMOS晶体管N以及第三反相器I3。
图8示出的各个组件的功能将描述如下。
XOR门XORG可以对数据d和数据d’执行XOR运算。
第一开关SW1可以响应于写入命令WR、预充电命令PRE或刷新命令REF而导通，并且将XOR门XORG的输出信号发送到节点n。预充电命令PRE可以是对字线进行预充电的字线预充电命令。
锁存器L可以对节点n的信号进行反相和锁存。
NMOS晶体管N可以响应于激活命令ACT，将节点n复位到接地电压电平(数据“0”)。此外，NMOS晶体管N可以响应于刷新命令REF，在初始阶段(在第一开关SW1导通之前)将节点n复位到接地电压电平。
第三反相器I3可以对从锁存器L输出的信号进行反相并且生成数据d’。
第二开关SW2可以响应于预充电命令PRE或刷新命令REF而导通。
图9至图12是示出根据示例实施方式的半导体存储器件100的全局ECC编码操作的图。图9至图12示出了当128位局部数据和8位局部奇偶校验d11d12…d19被存储在存储单元(未示出)(该存储单元响应于半导体存储器件100的存储体26a的存储块BLK1至BLK8和局部奇偶校验存储块BLKP的部分存储块PBLK1和PBLK1’的子存储块SMCA1和SMCA1’的字线选择信号wl11而被选择)中、128位局部数据和8位局部奇偶校验d21d22…d29被存储在存储单元(未示出)(该存储单元响应于子存储块SMCA2和SMCA2’的字线选择信号wl11而被选择)中、以及136位全局奇偶校验D11D12…D19被存储在子存储块SMCA65和SMCA65’中时，半导体存储器件100的全局ECC编码操作。
图9是示出当包括激活命令ACT的命令/地址ca1被施加为命令/地址CA时半导体存储器件100的操作的图。
参考图1A至图3以及图8和图9，当施加命令/地址ca1时，半导体存储器件100可以对包括在命令/地址ca1中的命令信号COM进行解码，生成激活命令ACT，使用包括在命令/地址ca1中的存储体地址信号BADD激活存储体选择信号baa，并且使用包括在命令/地址ca1中的行地址信号RADD激活字线选择信号wl11。
当生成激活命令ACT时，可以响应于激活命令ACT来复位存储体26a的寄存器块REGBLK的部分寄存器块PREG1至PREG9。也就是说，寄存器块REGBLK的部分寄存器块PREG1至PREG9的全部136位数据可以被复位为“0”。
图10是示出当包括写入命令WR的命令/地址ca2被施加为命令/地址CA时半导体存储器件100的操作的图。
参考图1A至图3以及图8至图10，当施加命令/地址ca2时，半导体存储器件100可以对包括在命令/地址ca2中的命令信号COM进行解码，生成写入命令WR，并且使用包括在命令/地址ca2中的列地址信号CADD激活列选择信号csla1。在这种情况下，首先，响应于字线选择信号wl11和列选择信号csla1，包括存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA1和SMCA1’的所选存储单元(未示出)中的先前的128位局部数据和8位局部奇偶校验d11d12…d19的先前的数据，可以被发送到寄存器块REGBLK。寄存器块REGBLK可以对具有全“0”的数据和先前的数据d11d12…d19执行XOR运算，并且生成该先前的数据d11d12…d19。接下来，响应于字线选择信号wl11和列选择信号csla1，包括新的128位局部数据和8位局部奇偶校验d111d121…d191的新的数据可以被存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA1和SMCA1’的所选存储单元(未示出)中。同时，新的数据d111d121…d191可以被发送到寄存器块REGBLK。寄存器块REGBLK可以对先前的数据d11d12…d19和新的数据d111d121…d191执行XOR运算，并且生成中间全局奇偶校验D21D22…D29。
也就是说，当生成写入命令WR时，寄存器块REGBLK可以对存储在所选存储单元(未示出)中的先前的数据d11d12…d19和要被存储在所选存储单元(未示出)中的新的数据d111d121…d191执行XOR运算，并且生成中间全局奇偶校验D21D22…D29。
图11是示出当包括写入命令WR的命令/地址ca3被施加为命令/地址CA时半导体存储器件100的操作的图。
参考图1A至图3以及图8至图11，当施加命令/地址ca3时，半导体存储器件100可以对包括在命令/地址ca3中的命令信号COM进行解码，生成写入命令WR，并且使用包括在命令/地址ca3中的列地址信号CADD激活列选择信号csla2。在这种情况下，首先，响应于字线选择信号wl11和列选择信号csla2，包括存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA2和SMCA2’的所选存储单元(未示出)中的先前的128位局部数据和8位局部奇偶校验d21d22…d29的先前的数据，可以被发送到寄存器块REGBLK。寄存器块REGBLK可以对中间全局奇偶校验D21D22…D29和先前的数据d21d22…d29执行XOR运算，并且生成中间全局奇偶校验D31D32…D39。接下来，响应于字线选择信号wl11和列选择信号csla2，包括新的128位数据和8位局部奇偶校验d211d221…d291的新的数据可以被存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA2和SMCA2’的所选存储单元(未示出)中。同时，新的数据d211d221…d291可以被发送到寄存器块REGBLK。寄存器块REGBLK可以对中间全局奇偶校验D31D32…D39和新的数据d211d221…d291执行XOR运算，并且生成中间全局奇偶校验D41D42…D49。
图12是示出当包括预充电命令PRE的命令/地址ca4被施加为命令/地址CA时半导体存储器件100的操作的图。
参考图1A至图3以及图8至图12，当施加命令/地址ca4时，半导体存储器件100可以对包括在命令/地址ca4中的命令信号COM进行解码，并且生成预充电命令PRE。在这种情况下，首先，响应于字线选择信号wl11和全局奇偶校验列选择信号cslagp，存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA65和SMCA65’的所选存储单元(未示出)中的先前的全局奇偶校验D11D12…D19，可以被发送到寄存器块REGBLK。寄存器块REGBLK可以对中间全局奇偶校验D31D32…D39和先前的全局奇偶校验D11D12…D19执行XOR运算，并且生成新的全局奇偶校验D41D42…D49。接下来，响应于字线选择信号wl11和全局奇偶校验列选择信号cslagp，由寄存器块REGBLK生成的新的全局奇偶校验D41D42…D49可以被存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA65和SMCA65’的所选存储单元(未示出)中。
如上所述，在根据示例实施方式的半导体存储器件的全局ECC编码操作中，寄存器块REGBLK可以使用简单偶奇偶校验(simple even parity，SEP)方法对先前的数据、新的数据以及先前的全局奇偶校验执行XOR运算，并且生成新的全局奇偶校验。
作为另一示例，根据示例实施方式的全局ECC编码操作可以以不同于以上参考图9至图12描述的方式来执行。参考图9和图12，当生成激活命令ACT时，可以响应于激活命令ACT来复位存储体26a的寄存器块REGBLK的部分寄存器块PREG1至PREG9。此外，响应于字线选择信号wl11和全局奇偶校验列选择信号cslagp，存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA65和SMCA65’的所选存储单元(未示出)中的先前的全局奇偶校验D11D12…D19，可以被发送到寄存器块REGBLK。也就是说，当生成激活命令ACT时，先前的全局奇偶校验D11D12…D19可以被存储在寄存器块REGBLK的部分寄存器块PREG1至PREG9中。在这种情况下，当生成预充电命令PRE时，先前的全局奇偶校验D11D12…D19可以不需要被发送到寄存器块REGGBLK，并且存储在寄存器块REGGBLK中的数据是新的全局奇偶校验。因此，响应于字线选择信号wl11和全局奇偶校验列选择信号cslagp，存储在寄存器块REGBLK中的新的全局奇偶校验可以被存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA65和SMCA65’的所选存储单元(未示出)中。
图13至图15是示出根据示例实施方式的半导体存储器件100的全局ECC解码操作的图。图13至图15是示出当用于指示存储体26a的故障存储体地址fba、用于指示字线选择信号wl11的故障行地址fra以及用于指示列选择信号csla1的故障列地址fca被存储在错误地址储存器36中时半导体存储器件100的全局ECC解码操作的图。也就是说，图13至图15是示出图12示出的响应于字线选择信号wl11和列选择信号csla1存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA1和SMCA1’中的数据d111d121…d191中检测到错误的情况下，半导体存储器件100的操作的图。
参考图1A至图3、图12和图13，当施加命令/地址ca5时，半导体存储器件100可以对包括在命令/地址ca5中的命令信号COM进行解码，并且生成刷新命令REF。首先，响应于刷新命令REF，寄存器块REGBLK的部分寄存器块PREG1至PREG9的全部数据可以被复位为“0”。也就是说，寄存器块REGBLK的全部136个寄存器REG可以被复位为“0”。此外，错误地址储存器36可以响应于刷新命令REF生成故障存储体地址fba和故障行地址fra。存储体26a的行解码器18a可以响应于故障存储体地址fba和故障行地址fra激活字线选择信号wl11。此外，存储体26a的列解码器24a可以响应于刷新命令REF和故障存储体地址fba激活列选择信号csla1。响应于字线选择信号wl11和列选择信号csla1，包括存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA1和SMCA1’的所选存储单元(未示出)中的先前的128位局部数据和8位局部奇偶校验d111d121…d191的先前的数据，可以被存储在寄存器块REGBLK中。寄存器块REGBLK可以对具有全“0”的数据和先前的数据d111d121…d191执行XOR运算，并且生成先前的数据d111d121…d191。
参考图1A至图3和图12至图14，列解码器24a可以激活列选择信号csla2。响应于字线选择信号wl11和列选择信号csla2，包括存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA2和SMCA2’的所选存储单元(未示出)中的先前的128位局部数据和8位局部奇偶校验d211d221…d291的先前的数据，可以被存储在寄存器块REGBLK中。寄存器块REGBLK可以对先前的数据d111d121…d191和先前的数据d211d221…d291执行XOR运算，并且生成中间全局奇偶校验D51D52…D59。
尽管未示出，列解码器24a可以顺序地激活后续的列选择信号csla3至csla64。响应于字线选择信号wl11和相应的列选择信号csla3、csla4、…、或csla64，存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的相应的子存储块SMCA3和SMCA3’、SMCA4和SMCA4’、…、或SMCA64和SMCA64’的所选存储单元(未示出)中的相应的先前的128位局部数据和先前的8位局部奇偶校验，可以被顺序地存储在寄存器块REGBLK中。寄存器块REGBLK可以顺序地对中间全局奇偶校验D51D52…D59和先前的数据执行XOR运算，并且生成中间全局奇偶校验D61D62…D69。
此外，列解码器24a可以激活全局奇偶校验列选择信号cslagp。响应于字线选择信号wl11和全局奇偶校验列选择信号cslagp，存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA65和SMCA65’的所选存储单元(未示出)中的先前的全局奇偶校验D41D42…D49可以被存储在寄存器块REGBLK中。寄存器块REGBLK可以对中间全局奇偶校验D61D62…D69和先前的全局奇偶校验D41D42…D49执行XOR运算，并且生成错误位置数据D71D72…D79。
当执行上述的操作时，可以检测到指示在数据d111d121…d191的8个连续位内具有一位“1”、两个隔离的位“1”、或多位“1”的、错误的位置的错误位置数据。也就是说，错误位置数据D71D72…D79的136位可以包括在8个连续位内的一位“1”、两个隔离的位“1”、或多位“1”。
接下来，参考图1A至图3以及图12至图15，错误地址储存器36可以生成故障列地址fca，并且列解码器24a可以激活列选择信号csla1。响应于字线选择信号wl11和列选择信号csla1，包括存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA1和SMCA1’的所选存储单元(未示出)中的128位局部数据和8位全局奇偶校验d111d121…d191的先前的故障数据可以被存储在寄存器块REGBLK中。寄存器块REGBLK可以对错误位置数据D71D72…D79和先前的故障数据d111d121…d191执行XOR运算，并且生成其中错误被纠正的128位局部数据和8位局部奇偶校验d111’d121…d191。也就是说，错误位置数据D71D72…D79的数据D72…D79可以全是“0”，并且数据D71可以是“1000000000000000”。在这种情况下，在先前的故障数据d111d121…d191的数据d111的最高有效位(most significant bit，MSB)中可能存在错误，并且可以通过对数据d111的MSB求反来纠正该错误。
接下来，响应于字线选择信号wl11和列选择信号csla1，存储在寄存器块REGBLK中的数据d111’d121…d191可以被存储在存储块BLK1至BLK8和局部奇偶校验存储块BLKP的子存储块SMCA1和SMCA1’的所选存储单元(未示出)中。因此，可以完成全局ECC解码操作。
虽然未示出，但是当执行上述全局ECC解码操作时，可以检测和纠正数据d111d121…d191中具有两个隔离的位的2位错误的位置或者在8个连续位内的多位错误的位置。
虽然根据上述实施方式的半导体存储器件在生成刷新命令REF时执行全局ECC解码操作，但是半导体存储器件在生成错误检查和擦除命令ECS时可以执行全局ECC解码操作。
此外，当生成刷新命令REF时，根据上述实施方式的半导体存储器件可以在对故障存储体26a的全局ECC解码操作期间对除了故障存储体26a之外的存储体26b、26c或26d执行刷新操作。
根据上述示例实施方式的半导体存储器件可以在局部ECC编码和解码操作期间使用CRC方法检测是否存在错误，并且在全局ECC编码和解码操作期间使用SEP方法检测和纠正错误位置。
然而，与上述不同，半导体存储器件可以被配置为在局部ECC编码和解码操作期间检测和纠正至少1位错误，并且在全局ECC编码和解码操作期间检测和纠正至少2位错误。
此外，尽管根据上述示例实施方式的半导体存储器件包括四个存储体，但这仅是示例。在一些示例实施方式中，半导体存储器件可以被配置为包括少于四个存储体，或者多于四个存储体，即，半导体存储器件可以被配置为包括至少一个存储体。
图16是示出根据示例实施方式的存储系统1000的框图。存储系统1000可以包括控制器200和存储器300。
参考图16，控制器200可以发送命令/地址CA并且接收和输出数据DQ。存储器300可以接收命令/地址CA，并且接收和输出数据DQ。
在图16中，存储器300可以是上面参考图1A至图15描述的半导体存储器件100，或者是其中布置有多个半导体存储器件100的存储模块。
根据示例实施方式，半导体存储器件和包括该半导体存储器件的存储系统可以对至少两个不同的数据单元(例如，局部数据单元和全局数据单元)的数据执行ECC编码操作和ECC解码操作。因此，可以提高半导体存储器件和包括该半导体存储器件的存储系统的操作的可靠性。
尽管已经参考附图描述了各种示例实施方式，但是本领域技术人员应当理解，在不脱离本公开的范围并且不改变其本质特征的情况下，可以做出各种修改。因此，上述实施方式应仅在描述性意义上考虑，而不是出于限制的目的。

Claims (20)

1.一种半导体存储器件，包括：
存储单元阵列，包括：
多个存储块，被配置为响应于多个列选择信号分别存储多条部分局部数据，或者响应于全局奇偶校验列选择信号存储第一部分全局奇偶校验；
局部奇偶校验存储块，被配置为响应于所述多个列选择信号存储多条局部数据的多个局部奇偶校验，或者响应于所述全局奇偶校验列选择信号存储第二部分全局奇偶校验；和
寄存器块，被配置为生成包括多个第一部分全局奇偶校验和所述第二部分全局奇偶校验的全局奇偶校验，
其中，所述多条局部数据中的每一条包括所述多条部分局部数据，并且所述全局奇偶校验是所述多条局部数据和所述多个局部奇偶校验的奇偶校验。
2.根据权利要求1所述的半导体存储器件，其中，所述局部奇偶校验存储块和所述多个存储块中的每一个包括：
多个第一子存储块，被配置为响应于多个字线选择信号和所述多个列选择信号分别存储所述部分局部数据或所述局部奇偶校验；和
第二子存储块，被配置为响应于所述多个字线选择信号和所述全局奇偶校验列选择信号存储所述第一部分全局奇偶校验或所述第二部分全局奇偶校验。
3.根据权利要求2所述的半导体存储器件，还包括：
命令/地址生成器，被配置为接收从外部施加的命令/地址，对包括在所述命令/地址中的命令信号进行解码，生成激活命令、写入命令或预充电命令，并且使用包括在所述命令/地址中的地址信号生成行地址或列地址；以及
纠错码ECC编码器，被配置为当所述写入命令被施加时，接收新的局部数据并且生成所述新的局部数据的新的局部奇偶校验，
其中，当所述写入命令被施加时，所述存储单元阵列响应于所述多个字线选择信号中的相应的字线选择信号和所述多个列选择信号中的相应的列选择信号，向所述寄存器块输出存储在所述多个存储块和所述局部奇偶校验存储块中的每一个的所述多个第一子存储块的所选第一子存储块中的、先前的局部数据和先前的局部奇偶校验，所述多个字线选择信号是响应于所述行地址生成的，所述多个列选择信号是响应于所述列地址生成的，并且所述存储单元阵列接收所述新的局部数据和所述新的局部奇偶校验并将所述新的局部数据和所述新的局部奇偶校验存储在所述存储单元阵列中，并且所述寄存器块使用所述先前的局部数据、所述先前的局部奇偶校验、所述新的局部数据以及所述新的局部奇偶校验生成中间全局奇偶校验。
4.根据权利要求3所述的半导体存储器件，其中，所述ECC编码器使用所述新的局部数据和循环冗余校验CRC生成多项式生成所述新的局部奇偶校验，所述循环冗余校验生成多项式是X8+X7+X6+X3+X2+X+1。
5.根据权利要求3所述的半导体存储器件，其中，当所述激活命令被施加时，所述寄存器块被复位。
6.根据权利要求3所述的半导体存储器件，其中，当所述预充电命令被施加时，所述多个存储块和所述局部奇偶校验存储块的所述第二子存储块响应于所述多个字线选择信号中的相应的字线选择信号和所述全局奇偶校验列选择信号，向所述寄存器块输出存储的先前的全局奇偶校验，
其中，所述寄存器块执行全局ECC编码操作，所述全局ECC编码操作使用所述中间全局奇偶校验和所述先前的全局奇偶校验生成新的全局奇偶校验并且响应于所述相应的字线选择信号和所述全局奇偶校验列选择信号，向所述多个存储块和所述局部奇偶校验存储块的所述第二子存储块输出所述新的全局奇偶校验。
7.根据权利要求3所述的半导体存储器件，其中，所述命令/地址生成器对所述命令信号进行解码，并且还生成读取命令或刷新命令/错误检查和擦除命令，
其中，所述半导体存储器件还包括：
ECC解码器，被配置为当所述读取命令被施加时，接收存储在所选第一子存储块中的所述先前的局部数据和所述先前的局部奇偶校验，并且确定在所述先前的局部数据和所述先前的局部奇偶校验中是否存在错误，并且当确定存在所述错误时生成错误信号；和
错误地址储存器，被配置为响应于所述错误信号将所述行地址和所述列地址存储为故障行地址和故障列地址。
8.根据权利要求7所述的半导体存储器件，其中，所述ECC解码器使用所述先前的局部数据、所述先前的局部奇偶校验、和CRC生成多项式来检测所述错误，所述CRC生成多项式是X8+X7+X6+X3+X2+X+1。
9.根据权利要求7所述的半导体存储器件，其中，当所述刷新命令/错误检查和擦除命令被施加时，所述寄存器块被复位。
10.根据权利要求7所述的半导体存储器件，其中，当所述刷新命令/错误检查和擦除命令被施加时，所述局部奇偶校验存储块和所述多个存储块中的每一个的所述多个第一子存储块和所述第二子存储块响应于所述多个字线选择信号中的相应的字线选择信号和所述多个列选择信号以及所述全局奇偶校验列选择信号，向所述寄存器块顺序地输出存储的多条先前的局部数据和先前的局部奇偶校验、以及先前的全局奇偶校验，所述多个字线选择信号是响应于所述故障行地址生成的，所述多个列选择信号和所述全局奇偶校验列选择信号是被顺序激活的，并且所述局部奇偶校验存储块和所述多个存储块中的每一个的所述多个第一子存储块的所选第一子存储块响应于所述多个字线选择信号中的相应的字线选择信号和所述多个列选择信号中的相应的列选择信号，向所述寄存器块输出包括错误的、先前的局部数据和所述先前的局部奇偶校验，所述多个字线选择信号是响应于所述故障行地址生成的，所述多个列选择信号是响应于所述故障列地址生成的，并且将在其中所述错误被纠正的、先前的局部数据和所述先前的局部奇偶校验存储在所述所选第一子存储块中，
其中，所述寄存器块执行全局ECC解码操作，所述全局ECC解码操作使用顺序施加的、多个先前的局部数据和所述先前的局部奇偶校验以及所述先前的全局奇偶校验来生成包括错误位置的错误位置数据，并且使用所述错误位置数据以及包括所述错误的、所述先前的局部数据和所述先前的局部奇偶校验来输出在其中所述错误被纠正的、所述先前的局部数据和所述先前的局部奇偶校验。
11.根据权利要求10所述的半导体存储器件，其中，所述存储单元阵列包括预定数量的存储体，
其中，所述预定数量的存储体中的每一个包括所述多个存储块、所述局部奇偶校验存储块和所述寄存器块，
其中，当所述刷新命令被施加时，所述预定数量的存储体中的一个执行全局ECC解码操作，并且所述预定数量的存储体中的另一个执行刷新操作。
12.根据权利要求2所述的半导体存储器件，还包括：
命令/地址生成器，被配置为接收从外部施加的命令/地址，对包括在所述命令/地址中的命令信号进行解码，生成激活命令、写入命令或预充电命令，并且使用包括在所述命令/地址中的地址信号生成行地址或列地址；和
纠错码ECC编码器，被配置为当所述写入命令被施加时接收新的局部数据并且生成所述新的局部数据的新的局部奇偶校验，
其中，当所述激活命令被施加时，所述寄存器块被复位，所述多个存储块和所述局部奇偶校验存储块的所述第二子存储块响应于所述多个字线选择信号中的相应的字线选择信号和所述全局奇偶校验列选择信号、输出先前的全局奇偶校验，所述多个字线选择信号是响应于所述行地址生成的，并且所述寄存器块存储所述先前的全局奇偶校验，并且
其中，当所述写入命令被施加时，所述多个存储块和所述局部奇偶校验存储块中的每一个的所述多个第一子存储块的所选第一子存储块响应于所述多个字线选择信号中的相应的字线选择信号和所述多个列选择信号中的相应的列选择信号，向所述寄存器块输出存储在所述所选第一子存储块中的先前的局部数据和先前的局部奇偶校验，所述多个字线选择信号是响应于所述行地址生成的，所述多个列选择信号是响应于所述列地址生成的，并且所述所选第一子存储块接收所述新的局部数据和所述新的局部奇偶校验并且将所述新的局部数据和所述新的局部奇偶校验存储在所述所选第一子存储块中，并且所述寄存器块使用所述先前的全局奇偶校验、所述先前的局部数据、先前的局部奇偶校验、所述新的局部数据和所述新的局部奇偶校验来生成中间全局奇偶校验。
13.根据权利要求12所述的半导体存储器件，其中，当所述预充电命令被施加时，响应于所述多个字线选择信号中的相应的字线选择信号和所述全局奇偶校验列选择信号，所述寄存器块执行向所述多个存储块和所述局部奇偶校验存储块的所述第二子存储块输出新的全局奇偶校验的全局ECC编码操作。
14.根据权利要求2所述的半导体存储器件，其中，所述寄存器块使用简单偶数奇偶校验SEP方法生成所述全局奇偶校验，并且包括多个部分寄存器块，
其中，所述多个部分寄存器块中的每一个包括：
XOR门，被配置为对锁存信号和输入信号执行XOR运算，并且生成输出信号；和
锁存器，被配置为锁存所述输出信号。
15.一种存储系统，包括：
控制器，被配置为输出命令/地址、发送输入数据和接收输出数据；以及
存储器，被配置为接收所述命令/地址和所述输入数据并且发送所述输出数据，
其中，所述存储器包括存储单元阵列，所述存储单元阵列包括：
多个存储块，被配置为响应于多个列选择信号分别存储多条部分局部数据，或者响应于全局奇偶校验列选择信号存储第一部分全局奇偶校验；
局部奇偶校验存储块，被配置为响应于所述多个列选择信号存储多条局部数据的多个局部奇偶校验，或者响应于所述全局奇偶校验列选择信号存储第二部分全局奇偶校验；以及
寄存器块，被配置为生成包括多个第一部分全局奇偶校验和所述第二部分全局奇偶校验的全局奇偶校验，
其中，所述多条局部数据中的每一条包括所述多条部分局部数据，并且所述全局奇偶校验是所述多条局部数据和所述多个局部奇偶校验的奇偶校验。
16.根据权利要求15所述的存储系统，其中，多个第一存储块和所述局部奇偶校验存储块中的每一个包括：
多个第一子存储块，被配置为响应于多个字线选择信号和所述多个列选择信号分别存储所述部分局部数据或所述局部奇偶校验；以及
第二子存储块，被配置为响应于所述多个字线选择信号和所述全局奇偶校验列选择信号来存储所述第一部分全局奇偶校验或所述第二部分全局奇偶校验。
17.根据权利要求16所述的存储系统，其中，所述存储器还包括：
命令/地址生成器，被配置为接收从所述存储器外部施加的命令/地址，对包括在所述命令/地址中的命令信号进行解码，生成激活命令、写入命令或预充电命令，并且使用包括在所述命令/地址中的地址信号生成行地址或列地址；以及
纠错码(ECC)编码器，被配置为当所述写入命令被施加时接收新的局部数据并且生成所述新的局部数据的新的局部奇偶校验，
其中，当所述写入命令被施加时，所述存储单元阵列响应于所述多个字线选择信号中的相应的字线选择信号和所述多个列选择信号中的相应的列选择信号，向所述寄存器块输出存储在所述多个存储块和所述局部奇偶校验存储块中的每一个的所述多个第一子存储块的所选第一子存储块中的、先前的局部数据和先前的局部奇偶校验，所述多个字线选择信号是响应于所述行地址生成的，所述多个列选择信号是响应于所述列地址生成的，并且所述存储单元阵列接收所述新的局部数据和所述新的局部奇偶校验并且将所述新的局部数据和所述新的局部奇偶校验存储在所述存储单元阵列中，并且所述寄存器块使用所述先前的局部数据、所述先前的局部奇偶校验、所述新的局部数据和所述新的局部奇偶校验生成中间全局奇偶校验。
18.根据权利要求17所述的存储系统，其中，当所述预充电命令被施加时，所述多个存储块和所述局部奇偶校验存储块的所述第二子存储块响应于所述多个字线选择信号中的相应的字线选择信号和所述全局奇偶校验列选择信号，向所述寄存器块输出存储在所述第二子存储块中的先前的全局奇偶校验，
其中，所述寄存器块执行全局ECC编码操作，所述全局ECC编码操作使用所述中间全局奇偶校验和所述先前的全局奇偶校验生成新的全局奇偶校验并且响应于所述相应的字线选择信号和所述全局奇偶校验列选择信号，向所述多个存储块和所述局部奇偶校验存储块的所述第二子存储块输出所述新的全局奇偶校验。
19.根据权利要求18所述的存储系统，其中，所述命令/地址生成器对所述命令信号进行解码，并且还生成读取命令或刷新命令/错误检查和擦除命令，
其中，所述半导体存储器件还包括：
ECC解码器，被配置为当所述读取命令被施加时，接收存储在所述所选第一子存储块中的、所述先前的局部数据和所述先前的局部奇偶校验，确定在所述先前的局部数据和所述先前的局部奇偶校验中是否存在错误，并且当确定存在所述错误时生成错误信号；以及
错误地址储存器，被配置为响应于所述错误信号将所述行地址和所述列地址存储为故障行地址和故障列地址。
20.根据权利要求19所述的存储系统，其中，当所述刷新命令/错误检查和擦除命令被施加时，所述局部奇偶校验存储块和所述多个存储块中的每一个的所述多个第一子存储块和所述第二子存储块响应于所述多个字线选择信号中的相应的字线选择信号和所述多个列选择信号以及所述全局奇偶校验列选择信号，向所述寄存器块顺序地输出存储在所述多个第一子存储块和所述第二子存储块中的、多个先前的局部数据、先前的局部奇偶校验和所述先前的全局奇偶校验，所述多个字线选择信号是响应于所述故障行地址生成的，所述多个列选择信号以及所述全局奇偶校验列选择信号是被顺序激活的，并且所述局部奇偶校验存储块和所述多个存储块中的每一个的所述多个第一子存储块的所选第一子存储块响应于所述多个字线选择信号中的相应的字线选择信号和所述多个列选择信号中的相应的列选择信号，向所述寄存器块输出包括错误的、先前的局部数据和所述先前的局部奇偶校验，所述多个字线选择信号是响应于所述故障行地址生成的，所述多个列选择信号是响应于所述故障列地址生成的，并且将在其中所述错误被纠正的、先前的局部数据和所述先前的局部奇偶校验存储到所述所选第一子存储块中。
其中，所述寄存器块执行全局ECC解码操作，所述全局ECC解码操作使用顺序施加的所述多个先前的局部数据、先前的局部奇偶校验和所述先前的全局奇偶校验来生成包括错误位置的错误位置数据，并且使用所述错误位置数据以及包括所述错误的、所述先前的局部数据和所述先前的局部奇偶校验来输出在其中所述错误被纠正的、所述先前的局部数据和所述先前的局部奇偶校验。
CN202010108158.6A 2019-04-03 2020-02-21 半导体存储器件和具有该半导体存储器件的存储系统 Pending CN111796963A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0038816 2019-04-03
KR1020190038816A KR20200117129A (ko) 2019-04-03 2019-04-03 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
CN111796963A true CN111796963A (zh) 2020-10-20

Family

ID=72663442

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010108158.6A Pending CN111796963A (zh) 2019-04-03 2020-02-21 半导体存储器件和具有该半导体存储器件的存储系统

Country Status (3)

Country Link
US (1) US11194653B2 (zh)
KR (1) KR20200117129A (zh)
CN (1) CN111796963A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023005919A (ja) * 2021-06-29 2023-01-18 ルネサスエレクトロニクス株式会社 半導体装置および誤り検出方法
TWI833476B (zh) * 2022-12-01 2024-02-21 點序科技股份有限公司 記憶體控制裝置及其操作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5996105A (en) 1997-11-14 1999-11-30 Cirrus Logic, Inc. ECC system employing a data buffer for storing codeword data and a syndrome buffer for storing error syndromes
KR100322542B1 (ko) * 1999-08-11 2002-03-18 윤종용 파이프 라인상의 고속동작을 구현하는 ｅｃｃ 회로를 구비하는동기식 반도체 메모리장치 및 이 동기식 반도체 메모리장치의 에러 체크 및 정정방법
JP2003077294A (ja) * 2001-08-31 2003-03-14 Mitsubishi Electric Corp メモリ回路
US7181677B1 (en) 2003-02-10 2007-02-20 Maxtor Corporation System and method for producing data and ECC code words using a high rate restricted-symbol code
US7661058B1 (en) 2006-04-17 2010-02-09 Marvell International Ltd. Efficient raid ECC controller for raid systems
US8276045B2 (en) 2009-01-09 2012-09-25 International Business Machines Corporation ECC interleaving for multi-track recording on magnetic tape
US9047217B2 (en) * 2009-08-27 2015-06-02 Cleversafe, Inc. Nested distributed storage unit and applications thereof
US8555142B2 (en) * 2010-06-22 2013-10-08 Cleversafe, Inc. Verifying integrity of data stored in a dispersed storage memory
KR101684045B1 (ko) * 2012-05-31 2016-12-07 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 로컬 에러 검출 및 글로벌 에러 정정
US9577673B2 (en) 2012-11-08 2017-02-21 Micron Technology, Inc. Error correction methods and apparatuses using first and second decoders
US9098428B2 (en) 2012-12-11 2015-08-04 Sandisk Technologies Inc. Data recovery on cluster failures and ECC enhancements with code word interleaving
US9419655B2 (en) 2014-04-04 2016-08-16 Seagate Technology Llc Error correction code (ECC) selection using probability density functions of error correction capability in storage controllers with multiple error correction codes
US9430326B2 (en) 2014-07-22 2016-08-30 HGST Netherlands B.V. Multiple ECC codeword sizes in an SSD
US10310736B1 (en) * 2016-12-22 2019-06-04 Veritas Technologies Llc Systems and methods for storing data
US10725859B2 (en) * 2017-05-25 2020-07-28 Western Digital Technologies, Inc. Parity generation offload using peer-to-peer data transfers in data storage system

Also Published As

Publication number Publication date
KR20200117129A (ko) 2020-10-14
US11194653B2 (en) 2021-12-07
US20200319960A1 (en) 2020-10-08

Similar Documents

Publication Publication Date Title
TW556203B (en) Semiconductor memory device having ECC type error recovery circuit
JP3847993B2 (ja) マルチビット半導体メモリ装置及びその装置の誤り訂正方法
US7370264B2 (en) H-matrix for error correcting circuitry
US7392456B2 (en) Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory
US20090089646A1 (en) Semiconductor storage device
JP4864395B2 (ja) 半導体記憶装置
US10802912B2 (en) Semiconductor memory device and memory system having the same
US11651832B2 (en) Memory device and test method thereof
US7949933B2 (en) Semiconductor integrated circuit device
KR100905712B1 (ko) 에러 정정 코드를 이용한 병렬 비트 테스트 장치
CN111796963A (zh) 半导体存储器件和具有该半导体存储器件的存储系统
US20220368354A1 (en) Two-level error correcting code with sharing of check-bits
JP2007066423A (ja) 半導体集積回路装置
CN111092620B (zh) 半导体存储器装置、控制器和存储器系统
US11200117B2 (en) Semiconductor memory device, controller, memory system, and operation method thereof
KR20070112953A (ko) Ｅｃｃ 제어회로, 제어방법 및 반도체 메모리 장치
US20240096437A1 (en) Memory device including error correction device
US20240177793A1 (en) Memory device including error correction device
TW201820345A (zh) 包括行冗餘的儲存裝置
CN111913828B (zh) 具纠错电路的存储器
US20210397515A1 (en) Memory and operation method of memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination