KR100322542B1

KR100322542B1 - 파이프 라인상의 고속동작을 구현하는 ｅｃｃ 회로를 구비하는동기식 반도체 메모리장치 및 이 동기식 반도체 메모리장치의 에러 체크 및 정정방법

Info

Publication number: KR100322542B1
Application number: KR1019990032908A
Authority: KR
Inventors: 이정배
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-08-11
Filing date: 1999-08-11
Publication date: 2002-03-18
Also published as: US6678860B1; JP2001084792A; TWI222648B; KR20010017413A

Abstract

파이프 라인 상의 고속동작을 구현하는 ECC 회로를 구비하는 동기식 반도체 메모리 장치 및 이 동기식 반도체 메모리 장치의 에러 체크 및 정정 방법이 개시된다. 본 발명은 복수개의 메모리 셀들을 가지는 메모리 셀 블락 내에 m 비트들의 데이터 비트를 저장하는 데이터 비트 메모리 셀 어레이와 p 비트들의 패리티 비트들을 저장하는 패리티 비트 메모리 셀 어레이를 가지고, 메모리 셀 블락에서 독출되는 (m+p) 비트들의 에러를 체크하여 정정하는 ECC 회로를 내장하는 동기식 반도체 메모리 장치에 있어서, ECC 회로는 (m+p) 비트들을 선택적으로 배타적 논리합하여 신드롬 데이터를 발생하는 에러 체크 회로와, (m+p) 비트들을 신드롬 데이터에 해당되는 위치의 데이터 비트를 정정하는 에러 정정 회로를 구비하고, 에러 체크 회로로 제공되는 (m+p) 비트들은 메모리 셀 블락에서 출력되는 (m+p) 비트들이 제1 클럭 신호에 응답하여 제1 파이프 라인 스테이지에 저장된 비트들이고, 에러 정정 회로로 제공되는 (m+p) 비트들은 제1 파이프 라인 스테이지의 출력이 제2 클럭 신호에 응답하여 제2 파이프 라인 스테이지에 저장된 비트들이다. 따라서, ECC 회로는 제1 파이프 라인 스테이지의 출력 즉, 상대적으로 작은 비트 크기의 ECC 워드에 대하여 ECC 연산 블락의 부담(overhead)이 작기 때문에, 파이프 라인 상의 고속 동작을 방해하지 않는다.

Description

파이프 라인 상의 고속동작을 구현하는 ＥＣＣ 회로를 구비하는 동기식 반도체 메모리 장치 및 이 동기식 반도체 메모리 장치의 에러 체크 및 정정 방법{Synchronous DRAM having ECC circuit implementing high speed pipeline operation and method of error check and correction of thereof}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 내장된 오류 정정(on-chip error correction) 기능을 갖는 동기식 반도체 메모리 장치에 관한 것이다.

최근 반도체 장치는 미세화 기술이 발달함에 따라, 고속화 및 고집적화가 이루어지고 있다. 특히, 반도체 메모리 장치에서는 고집적화와 아울러 고수율화도 요구되고 있다.

반도체 메모리 장치는 많은 수의 메모리 셀들로 구성된다. 그러나, 이러한 메모리 셀들 중에서 어느 하나의 메모리 셀이라도 제대로 동작하지 못하면 반도체 메모리 장치는 더 이상 적절한 역할을 수행하지 못한다. 반도체 메모리 장치의 집적도가 증가함에 따라 메모리 셀들에 오동작이 발생할 확률이 높아지고 있다. 이러한 오동작은 메모리 셀 자체의 결함 또는 알파-미립자(α particle)의 주입으로 생기는 소프트-에러들(soft errors) 등에 의하여 생기는 것으로, 반도체 메모리 장치의 기능을 손상시켜 반도체 메모리 장치의 수율을 저하시키는 주 요인이 된다.

이를 해결하기 위한 하나의 방법으로써 결함 셀을 여분의 다른 셀로 대체하여 수율을 향상시키는 리던던시 회로를 내장하는 기술이 널리 사용되고 있다. 일반적으로, 리던던시 회로는 여분의 행과 열로 배열되는 리던던시 메모리 셀 블락을 구동하며 결함 셀을 대체하여 리던던시 메모리 셀 블락 내의 리던던시 셀을 선택한다. 즉, 결함 셀을 지정하는 어드레스 신호가 입력되면, 결함이 발생한 노멀 메모리 셀을 대신하여 리던던시 메모리 셀이 선택된다.

그런데, 이러한 리던던시 방법으로는 리던던시 셀들이 대체하고자 하는 메모리 셀의 개수를 미리 설정하여 메모리 셀 블락 가까이에 배치되기 때문에, 한정된리던던시 셀 갯수 이상으로 결함 셀이 발생되는 경우 리던던시 셀로 대체하고 난 후 남은 나머지 결함 셀을 더 이상 구제를 할 수 없어서 반도체 메모리 장치는 최종 불량으로 판정되어 버려지게 된다. 따라서, 반도체 메모리 장치의 수율을 향상시키는 데에 일정한 제한이 따르게 된다.

반도체 메모리 장치의 수율을 향상시키는 다른 방법으로써 오류 체크 및 정정(Error Check and Correction: 이하 'ECC' 라 칭함) 기능이 반도체 메모리 장치에 내장된다. 이러한 내장된 ECC 기술은 미국 특허 제 4,903,268에 개시되어 있다.

상기 미국 특허 제 4,903,268은 데이터 비트 메모리 셀 어레이 뿐아니라 패리티 비트 메모리 셀 어레이의 기능을 외부에서 테스트하기 위하여 스위칭 수단을 이용하여 데이터가 독립적으로 접근할 수 있는, ECC가 내장된 반도체 메모리 장치가 개시된다. 그런데, 상기 미국 특허 제 4,903,268의 ECC 작용은 주로 비동기식(asynchronous) 반도체 메모리 장치에서 동작된다.

반도체 메모리 장치의 수율을 향상시키는 또다른 방법으로는 리던던시 기술과 ECC 기술이 결합되어 사용되는 방법이 IEEE 저널(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 25, NO. 5, OCTOBER 1990)에 개시되어 있다. 상기 IEEE 저널에서는 한 워드라인의 활성화에 의해 연동되는 비트라인 센스앰프의 모든 출력 즉, 1112 비트들 중에서 리던던트 비트라인에 속하는 16개의 비트들을 제외한 나머지 1096개의 비트들이 128개의 데이터 비트 및 9개의 패리티 비트들로 구성되는 ECC 워드(word) 8개에 속하도록 구성된다. 그런데, 이와 같이 하나의 ECC 워드의 비트들의 수가 많게 되면, 에러를 체크하여 그 이상여부를 판정하는 데에 필요한 연산로직 블락이 커지게 되고 연산 시간 또한 길어지게 되어 고속동작에는 적합하지 않다.

따라서, 동기식 반도체 메모리 장치의 고속동작을 방해하지 않는 ECC 회로가 필수적으로 요구된다.

본 발명의 목적은 고속 동작을 방해하지 않는 ECC 회로를 구비하는 동기식 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 동기식 반도체 메모리 장치의 ECC 방법을 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일실시예에 따라 ECC 회로를 제1 파이프 라인 스테이지의 출력 후에 구비하는 동기식 반도체 메모리 장치를 나타내는 도면이다.

도 2는 도 1의 동기식 반도체 메모리 장치의 기입 동작을 나타내는 타이밍도이다.

도 3은 도 1의 패리티 비트 발생회로를 구체적으로 나타내는 도면이다.

도 4는 도 1의 동기식 반도체 메모리 장치의 독출동작을 나타내는 도면이다.

도 5는 도 1의 에러 체크 회로를 구체적으로 나타내는 도면이다.

도 6의 도 1의 에러 정정 회로를 구체적으로 나타내는 도면이다.

상기 목적을 달성하기 위하여 본 발명은 복수개의 메모리 셀들을 가지는 메모리 셀 블락 내에 m 비트들의 데이터 비트를 저장하는 데이터 비트 메모리 셀 어레이와 p 비트들의 패리티 비트들을 저장하는 패리티 비트 메모리 셀 어레이를 가지고, 메모리 셀 블락에서 독출되는 (m+p) 비트들의 에러를 체크하여 정정하는 ECC 회로를 내장하는 동기식 반도체 메모리 장치에 있어서, ECC 회로는 (m+p) 비트들을 선택적으로 배타적 논리합하여 신드롬 데이터를 발생하는 에러 체크 회로와, (m+p) 비트들을 신드롬 데이터에 해당되는 위치의 데이터 비트를 정정하는 에러 정정 회로를 구비하고, 에러 체크 회로로 제공되는 (m+p) 비트들은 메모리 셀 블락에서 출력되는 (m+p) 비트들이 제1 클럭 신호에 응답하여 제1 파이프 라인 스테이지에 저장된 비트들이고, 에러 정정 회로로 제공되는 (m+p) 비트들은 제1 파이프 라인 스테이지의 출력이 제2 클럭 신호에 응답하여 제2 파이프 라인 스테이지에 저장된 비트들이다.

상기 다른 목적을 달성하기 위하여 본 발명은 복수개의 메모리 셀들을 가지는 메모리 셀 블락 내에 m 비트들의 데이터 비트를 저장하는 데이터 비트 메모리 셀 어레이와 p 비트들의 패리티 비트들을 저장하는 패리티 비트 메모리 셀 어레이를 가지고, 메모리 셀 블락에서 출력되는 (m+p) 비트들의 에러를 체크하여 정정하는 ECC 회로를 내장하는 동기식 반도체 메모리 장치의 에러 체크 및 정정 방법에 있어서. 클럭에 동기되어 수신되는 기입 명령에 응답하여 DQ 패드로 입력되는 m 비트들의 데이터 비트 및 m 비트들의 데이터 비트에 상응되는 p 비트들의 패리티 비트가 데이터 비트 메모리 셀 어레이 및 상기 패리티 비트 메모리 셀 어레이에 각각 저장되는 단계와, 클럭에 동기되어 수신되는 독출 명령에 응답하여 데이트 비트 메모리 셀 어레이에서 m 비트들이, 패리티 비트 메모리 셀 어레이에서 p 비트들이 동시에 각각 독출되어 (m+p) 비트들이 데이터 라인으로 독출되는 단계와, 데이터 라인상의 (m+p) 비트들이 제1 클럭 신호에 응답하는 제1 파이프 라인 스테이지로 출력되는 단계와, (m+p) 비트들의 제1 파이프 라인 스테이지의 출력이 에러 체크 회로로 제공되어 제2 클럭 신호에 응답하여 (m+p) 비트들을 선택적으로 배타적 논리합하여 신드롬 데이터를 발생하는 단계와, (m+p) 비트들의 제1 파이프 라인 스테이지의 출력이 제2 클럭 신호에 응답하는 제2 파이프 라인 스테이지로 출력되는 단계와, (m+p) 비트들의 제2 파이프 라인 스테이지의 출력이 에러 정정 회로로 제공되어 신드롬 데이터에 해당되는 위치의 상기 (m+p) 비트들의 데이터를 정정하는 단계를 구비한다.

이와 같은 본 발명의 동기식 반도체 메모리 장치 내 ECC 회로는 제1 파이프 라인 스테이지의 출력 즉, 상대적으로 작은 비트 크기의 ECC 워드에 대하여 에러를 체크하여 그 결과로 신드롬 데이터를 발생시키는 데에 ECC 연산 블락의 부담(overhead)이 작기 때문에, 파이프 라인 상의 고속 동작을 방해하지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 발명은 클럭에 동기되어 동작하고 외부와의 입출력 데이터의 고속화를 지원하기 위해 내부적으로 내부 데이터를 미리 발생시키는, 다시 말하여 파이프 라인(pipeline) 데이터 구조를 갖는 SDRAM(Synchronous DRAM)에 대하여 기술된다. SDRAM의 입출력 데이터 비트 구성은 다양하게 구성될 수 있는 데 본 명세서에서는 m(=4) 비트들로 구성되는 예에 대하여, 그리고, 이 m(=4) 비트들에 상응되는 p(=3) 비트들의 패리티 비트들로 구성되는 예가 기술된다.

도 1은 본 발명의 일실시예에 따른 ECC 회로를 구비하는 동기식 반도체 메모리 장치를 나타내는 도면이다. 도 1의 동기식 반도체 메모리 장치(100)는 크게 메모리 블락(10), 데이터 기입 경로부(20) 및 데이터 독출 경로부(30)로 구성된다.

메모리 블락(10)은 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함하는 메모리 셀 블락(2)이 데이터 비트 메모리 셀 어레이(3) 및 패리티 비트 메모리 셀 어레이(4)로 나뉘어져 있으며, 데이터 비트 메모리 셀 어레이(3)에는 m 비트들의 데이터 비트들이 저장되고 패리티 비트 메모리 셀 어레이(4)에는 p 비트들의패리티 비트들이 저장된다.

메모리 셀 블락(2) 내 소정의 워드라인(미도시) 활성화에 의하여 선택되는 메모리 셀들의 데이터는 비트라인 데이터들을 감지증폭하는 비트라인 센스앰프(5)를 통하여 칼럼 선택 회로(6)로 연결된다. 이 후, 비트라인 센스앰프(5)를 통하여 센싱되는 다수개의 비트라인 데이터들은 비트라인을 선택하는 칼럼 선택 신호(미도시)에 응답하는 칼럼 선택 회로(6)를 통하여 소정의 비트라인들 즉, (m+p) 비트들의 비트라인 데이터들이 선택되어 데이터 라인(IO)으로 전달된다.

데이터 기입 경로부(20)는 데이터 패드 일명, DQ 패드로 입력되는 다수개의 데이터 비트(m(=4)bits)들이 데이터 입력 버퍼(21)로 제공된다. 이 m(=4) 비트들의 입력 데이터 비트(DI)는 데이터 입력 버퍼(21)를 통하여 레지스터(23)와 패리티 비트 발생회로(25)로 제공된다. 데이터 레지스터(23)는 입력 데이터 비트(DI)를 저장하면서 그 출력으로 m(=4) 비트들을, 그리고 패리티 비트 발생회로(25)는 p(=3) 비트들의 패리티 데이터(Pi)를 발생하여 내부 기입 데이터(DIO)는 (m+p)(=7) 비트들이 된다. 이 후, (m+p)(=7) 비트들의 내부 기입 데이터(DIO)는 기입 드라이버(27)로 제공된다. 계속하여, 앞서 설명한 칼럼 선택 회로(6)를 통하여 기입하고자 하는 메모리 셀을 지정하는 워드라인(미도시) 및 해당 칼럼 선택 신호에 대응하는 메모리 셀들에 (m+p)(=7) 비트들의 내부 기입 데이터(DIO)를 기입한다.

데이터 독출 경로부(30)는 메모리 블락(10) 내 칼럼 선택 회로(6)에 의하여 선택되는 (m+p)(=7) 비트들의 비트라인 데이터들(IO)이 데이터 라인 선택부(31)로 제공된 후, 데이터 라인 센스 앰프(32)에 연결되어 그 데이터 라인(C)의 전압레벨을 감지 증폭한다. 데이터 라인 센스 앰프(32)의 (m+p)(=7) 비트들의 출력(D)이 제1 클럭 신호(ψ1)에 응답하여 제1 파이프 라인 스테이지(pipeline stage)(33)로 제공된다. 제1 파이프 라인 스테이지(33)의 출력(FDO) (m+p)(=7) 비트들은 에러 체크 회로(35)로, 그리고 제2 클럭 신호(ψ2)에 응답하여 제2 파이프 라인 스테이지(34)로 제공된다. 여기서, 제2 파이프 라인 스테이지(34)로는 제1 파이프 라인 스테이지(33)의 출력 (m+p)(=7) 비트들 중에서 데이터 비트들에 해당되는 m비트들만이 제공될 수도 있다.

에러 체크 회로(35)는 (m+p)(=7) 비트들의 제1 파이프 라인 스테이지(33)의 출력(FDO)을 선택적으로 배타적 논리합(exclusive OR)하는 동작을 수행하여, 신드롬(SYNDROME) 데이터(Si)를 발생한다. 신드롬 데이터(Si)는 ECC 워드 내에 에러가 발생된 데이터 비트의 위치 정보를 나타내는 데, 여기서는 (m+p)(=7) 비트들의 위치 정보를 나타내기 위하여 3 비트들의 신드롬 데이터(Si)가 사용된다. 신드롬 데이터(SI)는 에러 정정 회로(36)로 제공되어, 이에 해당되는 위치의 제2 파이프 라인 스테이지(34)의 출력(SDO) (m+p)(=7) 비트들의 값을 정정한다. 이 후, 에러 정정 회로(36)은 m(=4) 비트들의 데이터 비트들(DO)만을 출력한다. 에러 정정 회로(36)의 출력(DO) m(=4) 비트들은 제3 클럭 신호(ψ3)에 응답하여 제3 파이프 라인 스테이지(37)로 제공된 후, 출력버퍼(38)을 통하여 DQ 패드로 출력된다.

이제, 도 1의 동작은 다음과 같이 기술된다.

먼저, 메모리 셀 블락(2)으로의 기입 동작은 도 2에 도시되어 있다. 이를 참조하면, 클럭(CLK)(ⓐ)에 동기되어 수신되는 기입 명령(CMD)(ⓑ)에 응답하여 DQ 패드(ⓖ)로 입력되는 m(=4) 비트들의 데이터 비트(DI)(ⓕ)가 데이터 기입 경로(20) 내의 내부 기입 데이터(DIO) 라인(ⓔ), 데이터 비트(IO) 라인(ⓓ)을 통하여 칼럼 선택 신호(CSL)(ⓒ)에 대응하여 데이터 비트 메모리 셀 어레이(3)에 저장된다. 동시에, m(=4) 비트들의 데이터 비트(DI)에 상응되는 패리티 비트(Pi)는 패리티 비트 발생회로(25)에서 p(=3) 비트들로 발생되어 패리티 비트 메모리 셀 어레이(4)에 저장된다.

여기서, 설명의 편의를 위하여, ECC 워드는 데이터 m(=4) 비트들과 패리티 p(=3) 비트들로 구성되는 7 비트들의 조합으로 나타내는 데, 본 명세서는 ECC 워드가 P1,P2,D3,P4,D5,D6,D7로 구성되는 것으로 설명된다. 그러므로, 데이터 m(=4) 비트들은 D3,D5,D6,D7로 구성되는 4 비트들을 의미하고 패리티 p(=3) 비트들은 P1,P2,P4로 구성되는 3 비트들을 의미한다. 패리티 비트 발생회로(25)는 도 3에 도시되어 있다.

도 3을 참조하면, 패리티 비트 발생회로(25)는 입력 데이터 m(=4) 비트들(D3,D5,D6,D7)을 선택적으로 배타적 논리합(XOR) 동작을 수행하여 패리티 p(=3) 비트들을 발생한다. 즉, 입력 데이터 비트들(D3,D5,D7)을 배타적 논리합(XOR)하여 패리티 비트(P1)를 발생한다. 패리티 비트(P2)는 입력 데이터 비트들(D3,D6,D7)을, 그리고, 패리티 비트(P4)는 입력 데이터 비트(D5,D6,D7)을 배타적 논리합(XOR)하여 발생된다.

다시, 도 1을 참조하여, 메모리 셀 블락(2)으로부터 데이터를 독출하는 때의 동작은 도 4에 도시되어 있다. 도 4에서 클럭(CLK)(①)에 동기되어 수신되는 독출명령(CMD)(②)에 응답하여 칼럼 선택 신호(CSL)(③)에 대응되어 메모리 셀 블락에서 선택된 (m+p)(=7) 비트들의 데이터 비트(IO)(④)는 데이트 비트 메모리 셀 어레이(3, 도 1)에서 m(=4) 비트들이, 그리고 패리티 비트 메모리 셀 어레이(4, 도 1)에서 p(=3) 비트들이 동시에 각각 독출된다. 이 후, (m+p)(=7) 비트들의 데이터 비트(IO)는 데이터 독출 경로(30) 내 데이터 라인 선택부(31), 데이터 라인 센스앰프(32)를 거친 후, 제1 클럭 신호(ψ1)(⑤)에 응답하는 제1 파이프 라인 스테이지(33)로 출력된다(FDO)(⑥). (m+p)(=7) 비트들의 제1 파이프 라인 스테이지(33)의 출력(FDO)은 에러 체크 회로(35)로 제공되어 신드롬 데이터(Si(SYNDROME))(⑨)를 발생한다. 에러 체크 회로(35)는 도 5에 도시되어 있다.

도 5를 참조하면, 에러 체크 회로(35)는 앞서 설명한 (m+p)(=7) 비트들의 ECC 워드 [P1,P2,D3,P4,D5,D6,D7]의 비트 정보에 에러가 있는지 여부를 검사하는 것으로써, 제1 파이프 라인 스테이지(33, 도 1)의 출력 (m+p)(=7) 비트들 즉, [FPO1,FPO2,FDO3,FPO4,FDO5,FDO6,FDO7]을 선택적으로 배타적 논리합(XOR)하여 3 비트들의 신드롬(SYNDROME) 데이터(Si)를 발생한다.

구체적으로, 제1 파이프 라인 스테이지(33)의 (m+p)(=7) 비트들의 출력들 중 FDO3, FDO5, FDO7 및 FPO1을 배타적 논리합하여 제2 클럭 신호(ψ2)에 응답해서 그 결과를 래치하여 제1 신드롬 데이터(S1)를, FDO3, FDO6, FDO7 및 FPO2를 배타적 논리합하여 제2 클럭 신호(ψ2)에 응답해서 그 결과를 래치하여 제2 신드롬 데이터(S2)를, 그리고 FDO5, FDO6, FDO7 및 FPO4를 배타적 논리합하여 제2 클럭 신호(ψ2)에 응답해서 그 결과를 래치하여 제3 신드롬 데이터(S3)를 각각 발생한다. 여기서, 신드롬 데이터 비트의 수는 3 비트로 구성되는 예를 설명하고 있는 데, 이는 본 실시예의 ECC 워드가 7 비트로 구성되기 때문에 ECC 워드의 비트 위치를 나타내기 위하여 필요한 최소한의 비트 수이다. 따라서, ECC 워드의 비트 수가 다양하게 구성되는 경우에 이에 대응하여 신드롬 데이터의 비트 수도 변화될 수 있음은 물론이다.

다시, 도 4를 참조하면, (m+p)(=7) 비트들의 제1 파이프 라인 스테이지(33)의 출력(FDO)은 제2 클럭 신호(ψ2)(⑦)에 응답하여 제2 파이프 라인 스테이지(34)(⑧)로 전달된다. 제2 파이프 라인 스테이지(34)의 출력(SDO) (m+p)(=7) 비트들은 앞서 설명된 에러 체크 회로에서 제공되는 신드롬 데이터(Si(SYNDROME))(⑨)에 따라 해당되는 위치의 비트 정보를 정정하는 에러 정정 회로(36, 도 1)에 의하여 정정된 후, 그 결과 출력으로 m(=4) 비트들을 출력한다(DO)(⑩). 에러 정정 회로(36, 도 1)의 구체적인 회로도는 도 6에 도시되어 있다.

도 6의 에러 정정 회로(36)에서 3 비트들의 신드롬 데이터들(S1,S2,S3)은 제2 파이프 라인 스테이지(34, 도 1)의 출력(SDO) (m+p)(=7) 비트들 중 m 비트들의 데이터 비트들의 에러 위치를 나타낸다. 그런데, 제2 파이프 라인 스테이지(34, 도 1)의 출력(SDO) (m+p)(=7) 비트들 중 p 비트들은 실제적인 데이터 비트와는 상관없는 패리티 비트들이므로 비록 이들 p 비트들에 에러가 있다고 하더라도 굳이 정정을 필요로 하지 않기 때문에 에러 정정 회로(36)에서 생략된다.

따라서, 에러 정정 회로(36)는 신드롬 데이터들(S1,S2,S3)을 입력으로 하는 3-입력 낸드 게이트(G1) 출력(nA)의 로직 값이 '1'이면 '해당 신드롬 데이터들(S1,S2,S3)가 나타내는 위치에 에러가 없다'는 것을 의미하고, 반대로, 로직 값이 '0'이면 '그 위치에 에러가 있다'는 것을 의미한다. 3-입력 낸드 게이트(G1) 출력(nA)의 로직 값 '1'에 의하여 트랜지스터(TNA)가 '턴-온'되어 제2 파이프 라인 스테이지(34, 도 1)의 출력(SDO)을 그대로 데이터 라인(DO)으로 전달한다. 3-입력 낸드 게이트(G1) 출력(nA)의 로직 값 '0'에 대해서는 이에 반전된 출력(nB)에 의하여 트랜지스터(TNB)가 '턴-온'되어 제2 파이프 라인 스테이지(34, 도 1)의 출력(SDO)에 반전된 값을 데이터 라인(DO)으로 전달하는 데, 이로써 신드롬 데이터(Si)에서 발견된 에러를 정정하게 된다.

이와 같은 본 발명의 ECC 회로는 종래의 ECC 회로가 ECC 워드의 비트들의 수가 많아 연산 시간이 길어져 고속동작을 방해하던 것에 비하여, m 비트들의 입출력 데이터 비트 수에 대응되는 p 비트들의 패리티 비트들로 구성되는 제1 파이프 라인 스테이지(33, 도 1)의 출력(FDO) 즉, 상대적으로 작은 비트 크기의 ECC 워드에 대하여 에러를 체크하여 그 결과로 신드롬 데이터(Si)를 발생시키는 데에 ECC 연산 블락의 부담(overhead)이 작기 때문에, 파이프 라인 상의 고속 동작을 방해하지 않는다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명은 ECC 회로는 제1 파이프 라인 스테이지의 출력 즉, 상대적으로 작은 비트 크기의 ECC 워드에 대하여 에러를 체크하여 그 결과로 신드롬 데이터를 발생시키는 데에 ECC 연산 블락의 부담(overhead)이 작기 때문에, 파이프 라인 상의 고속 동작을 방해하지 않는다.

Claims

복수개의 메모리 셀들을 가지는 메모리 셀 블락 내에 m 비트들의 데이터 비트를 저장하는 데이터 비트 메모리 셀 어레이와 p 비트들의 패리티 비트들을 저장하는 패리티 비트 메모리 셀 어레이를 가지고, 상기 메모리 셀 블락에서 독출되는 (m+p) 비트들의 에러를 체크하여 정정하는 ECC 회로를 내장하는 동기식 반도체 메모리 장치에 있어서, 상기 ECC 회로는

상기 (m+p) 비트들을 선택적으로 배타적 논리합하여 신드롬 데이터를 발생하는 에러 체크 회로; 및

상기 (m+p) 비트들을 상기 신드롬 데이터에 해당되는 위치의 데이터 비트를 정정하는 에러 정정 회로를 구비하고,

상기 에러 체크 회로로 제공되는 상기 (m+p) 비트들은 상기 메모리 셀 블락에서 출력되는 상기 (m+p) 비트들이 제1 클럭 신호에 응답하여 제1 파이프 라인 스테이지에 저장된 비트들이고, 상기 에러 정정 회로로 제공되는 상기 (m+p) 비트들은 상기 제1 파이프 라인 스테이지의 출력이 제2 클럭 신호에 응답하여 제2 파이프 라인 스테이지에 저장된 비트들인 것을 특징으로 하는 동기식 반도체 메모리 장치.
제1항에 있어서, 상기 동기식 반도체 메모리 장치는

상기 m 비트들의 입력 데이터 비트들에 대하여 상기 p 비트들의 상기 패리티 비트들을 발생하는 패리티 비트 발생회로를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제1항에 있어서, 상기 동기식 반도체 메모리 장치는

상기 (m+p) 비트들의 수에 해당되는 데이터 라인 센스 앰프를 통하여 상기 (m+p) 비트들이 독출되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제1항에 있어서, 상기 동기식 반도체 메모리 장치는

상기 (m+p) 비트들이 상기 ECC 회로의 ECC 워드로 구성되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제1항에 있어서, 상기 에러 체크 회로는

상기 제1 파이프 라인 스테이지의 출력 (m+p) 비트들을 상기 제2 클럭 신호에 응답하여 상기 (m+p) 비트들의 비트 위치를 나타내는 데 필요한 비트 수로 구성되는 상기 신드롬 데이터를 발생하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제1항에 있어서, 상기 에러 정정 회로는

상기 신드롬 데이터에 의하여 상기 (m+p) 비트들 중 m 비트들의 상기 데이터 비트들의 위치에 에러가 있다는 것에 응답하여 이에 해당되는 위치의 상기 데이터 비트값을 반전시키는 것을 특징으로 하는 동기식 반도체 메모리 장치.
제5항에 있어서, 상기 에러 정정 회로는

상기 신드롬 데이터에 의하여 상기 (m+p) 비트들 중 p 비트들의 상기 패리티 비트들의 위치에 에러가 있다고 하더라도 정정을 하지 않는 것을 특징으로 하는 동기식 반도체 메모리 장치.
복수개의 메모리 셀들을 가지는 메모리 셀 블락 내에 m 비트들의 데이터 비트를 저장하는 데이터 비트 메모리 셀 어레이와 p 비트들의 패리티 비트들을 저장하는 패리티 비트 메모리 셀 어레이를 가지고, 상기 메모리 셀 블락에서 출력되는 (m+p) 비트들의 에러를 체크하여 정정하는 ECC 회로를 내장하는 동기식 반도체 메모리 장치의 에러 체크 및 정정 방법에 있어서.

클럭에 동기되어 수신되는 기입 명령에 응답하여 DQ 패드로 입력되는 상기 m비트들의 데이터 비트 및 상기 m 비트들의 데이터 비트에 상응되는 상기 p 비트들의 패리티 비트가 상기 데이터 비트 메모리 셀 어레이 및 상기 패리티 비트 메모리 셀 어레이에 각각 저장되는 단계;

상기 클럭에 동기되어 수신되는 독출 명령에 응답하여 상기 데이트 비트 메모리 셀 어레이에서 m 비트들이, 상기 패리티 비트 메모리 셀 어레이에서 p 비트들이 동시에 각각 독출되어 상기 (m+p) 비트들이 데이터 라인으로 독출되는 단계;

상기 데이터 라인상의 (m+p) 비트들이 제1 클럭 신호에 응답하는 제1 파이프 라인 스테이지로 출력되는 단계;

상기 (m+p) 비트들의 상기 제1 파이프 라인 스테이지의 출력이 에러 체크 회로로 제공되어, 제2 클럭 신호에 응답하여 상기 (m+p) 비트들을 선택적으로 배타적 논리합하여 신드롬 데이터를 발생하는 단계;

상기 (m+p) 비트들의 상기 제1 파이프 라인 스테이지의 출력이 상기 제2 클럭 신호에 응답하는 제2 파이프 라인 스테이지로 출력되는 단계; 및

상기 (m+p) 비트들의 상기 제2 파이프 라인 스테이지의 출력이 에러 정정 회로로 제공되어, 상기 신드롬 데이터에 해당되는 위치의 상기 (m+p) 비트들의 데이터를 정정하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 에러 체크 및 정정 방법.
제8항에 있어서, 상기 (m+p) 비트들이 상기 데이터 라인으로 독출되는 단계는

상기 (m+p) 비트들의 수에 해당되는 데이터 라인 센스 앰프를 통하여 상기 데이터 라인으로 독출되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 에러 체크 및 정정 방법.
제8항에 있어서, 상기 (m+p) 비트들의 데이터를 정정하는 단계에서는

상기 신드롬 데이터에 의하여 상기 (m+p) 비트들 중 m 비트들의 상기 데이터 비트들의 위치에 에러가 있다는 것에 응답하여 이에 해당되는 위치의 상기 데이터 비트값을 정정시키는 것을 특징으로 하는 동기식 반도체 메모리 장치의 에러 체크 및 정정 방법.
제8항에 있어서, 상기 (m+p) 비트들의 데이터를 정정하는 단계에서는

상기 (m+p) 비트들 중 p 비트들의 상기 패리티 비트들의 위치에 에러가 있다고 하더라도 정정을 하지 않는 것을 특징으로 하는 동기식 반도체 메모리 장치의 에러 체크 및 정정 방법.