KR100850207B1 - 시스터메틱 코드 발생을 위한 듀얼 클럭킹 방법을 채용한메모리 장치 - Google Patents

시스터메틱 코드 발생을 위한 듀얼 클럭킹 방법을 채용한메모리 장치 Download PDF

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Abstract

메모리 장치는 시스터메틱 코드 출력시 원본 데이터용 클럭 신호와 리던던트 패리티 비트용 클럭 신호를 이원화한다. 메모리 장치는, 제1 독출 펄스에 응답하여 메모리 코어 블락에서 독출되는 병렬 데이터들을 패치하는 데이터 패치부, 제1 독출 펄스로부터 독출 데이터들에 해당하는 CRC 코드를 발생하는 데 소요되는 시간만큼 지연된 제2 독출 펄스를 발생하는 레플리카 지연부, 제2 독출 펄스에 응답하여 독출 데이터들을 계산하여 CRC 코드를 발생하는 CRC 발생부, 그리고 제1 독출 펄스에 응답하여 병렬 데이터들을 직렬 데이터들로 변환하고 직렬 데이터들의 소정 비트들 마다 CRC 코드를 순서대로 배열하여 시스터메틱 코드를 출력하는 시리얼라이저를 포함한다.
메모리 장치, 시스터메틱 코드, 데이터 패치 펄스, 지연된 데이터 패치 펄스

Description

시스터메틱 코드 발생을 위한 듀얼 클럭킹 방법을 채용한 메모리 장치{Memory device employing dual clocking method for systematic code generation}
도 1은 본 발명의 일실시예에 따른 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 메모리 장치의 동작을 설명하는 타이밍 다이어그램이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 시스터메틱 코드 출력을 위한 듀얼 클럭킹 방법을 채용한 메모리 장치에 관한 것이다.
디지털 데이터 전송 시스템에서, 에러 데이터의 재전송을 요구하지 않고도, 전송 동안에 야기된 비트 에러를 검출하고 정정하는 것이 바람직하다. 잘 알려진 에러 정정 시스템들은 전송되는 원본 데이터에다가 일종의 리던던트 체크 비트들을 추가한 코드(code)를 전송부에서 발생한다.
채널 코딩 이론에서, 시스터메틱 코드는, 원본 데이터와 이 원본 데이터와 연관된 리던던트 패리티 비트들을 포함하는 것으로 정의된다.
반도체 메모리 장치의 동작 속도가 고속화 되어감에 따라, 채널 비트 에러 율(Channel bit error rate: BER)이 증가되고 있다. 채널 에러를 검출하고 정정하는 기술이 요구된다. 이에 따라, 반도체 메모리 장치는 내부에서 시스터메틱 코드를 발생하여 외부 콘트롤러들로 전송하는 방식을 채용한다. 시스터메틱 코드는 메모리 셀 어레이들에서 출력되는 데이터들이 원본 데이터가 되고, 메모리 셀 어레이의 출력 데이터들을 코딩하고 계산한 비트가 리던던트 패리티 비트가 된다.
그런데, 리던던트 패리티 비트는 주로 원본 데이터를 배타적 논리합하는 로직 회로들을 통하여 발생됨에 따라 상당한 레이턴시가 요구된다. 이에 따라, 시스터메틱 코드를 출력하는 반도체 메모리 장치의 독출 데이터 레이턴시가 증가하는 문제점이 있다.
따라서, 시스터메틱 코드 출력시 원본 데이터용 클럭 신호와 리던던트 패리티 비트용 클럭 신호를 이원화하여 독출 데이터 레이턴시를 최소화화는 방안이 요구된다.
본 발명의 목적은 시스터메틱 코드 출력을 위한 듀얼 클럭킹 방법을 채용하는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 장치의 시스터메틱 코드 발생 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 시스터메틱 코드를 발생하는 메모리 장치는, 제1 독출 펄스에 응답하여 메모리 코어 블락에서 독출되는 병렬 데이터들을 패치하는 데이터 패치부, 제1 독출 펄스로부터 독출 데이터들에 해당하는 CRC 코드를 발생하는 데 소요되는 시간만큼 지연된 제2 독출 펄스를 발생하는 레플리카 지연부, 제2 독출 펄스에 응답하여 독출 데이터들을 계산하여 CRC 코드를 발생하는 CRC 발생부, 그리고 제1 독출 펄스에 응답하여 병렬 데이터들을 직렬 데이터들로 변환하고 직렬 데이터들의 소정 비트들 마다 CRC 코드를 순서대로 배열하여 시스터메틱 코드를 출력하는 시리얼라이저를 포함한다.
본 발명의 실시예에 따라, 시스터메틱 코드는 메모리 장치의 데이터 입출력 패드를 통하여 출력되도록 설정될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 시스터메틱 코드를 발생하는 메모리 장치는, 적어도 2개 이상의 메모리 셀 어레이 블락들로 분할 배치된 적어도 1개 이상의 뱅크, 제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 제1 데이터 패치부, 제1 패치 데이터들과 제2 CRC 발생부에서 발생된 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 제1 CRC 발생부, 제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 제2 데이터 패치부, 제2 패치 데이터들과 제1 CRC 발생부에서 발생된 제1 CRC 값들을 계산하여 제2 CRC 값들을 발생하는 제2 CRC 발생부, 제1 데이터 패치 펄스에 응답하여 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고 지연된 제2 데이터 패치 펄스에 응답하여 제1 CRC 값들을 제1 CRC 비트들로 변환하고 제1 직렬 데이터들의 소정 비트들 마다 제1 CRC 비트를 순서대로 배열하 여 제1 시스터메틱 코드를 발생하는 제1 시리얼라이저, 그리고 제2 데이터 패치 펄스에 응답하여 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고 지연된 제1 데이터 패치 펄스에 응답하여 제2 CRC 값들을 제2 CRC 비트들로 변환하고 제2 직렬 데이터들의 소정 비트들 마다 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 제2 시리얼라이저를 포함한다.
본 발명의 실시예에 따라, 지연된 제2 데이터 패치 펄스는 제2 데이터 패치 펄스를 제2 CRC 발생부의 신호 경로를 통과시켜서 지연시킨 신호일 수 있다.
본 발명의 실시예에 따라, 지연된 제1 데이터 패치 펄스는 제1 데이터 패치 펄스를 제1 CRC 발생부의 신호 경로를 통과시켜서 지연시킨 신호일 수 있다.
본 발명의 실시예에 따라, 메모리 장치는 ODIC(Outer Data Inner Command) 구조를 갖을 수 있다.
본 발명의 실시예에 따라, 제1 및 제2 시리얼라이저 각각은 메모리 장치의 데이터 입출력 패드들과 각각 연결되어 제1 및 제2 시스터메틱 코드들을 출력할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 면에 따른 시스터메틱 코드를 발생하는 메모리 장치는, 분할 배치된 적어도 2개 이상의 뱅크들을 포함하는 적어도 2개 이상의 메모리 코어 블락들, 제1 메모리 코어 블락에서 제1 독출 클럭 신호에 응답하여 제1 뱅크에서 독출된 데이터들을 선택하고 제2 독출 클럭 신호에 응답하여 제2 뱅크에서 독출된 데이터들을 선택하는 제1 선택부, 제2 메모리 코어 블락에서 제1 독출 클럭 신호에 응답하여 제1 뱅크에서 독출된 데이터들을 선택하고 제2 독출 클럭 신호에 응답하여 제2 뱅크에서 독출되는 데이터들을 선택하는 제2 선택부, 제1 메모리 코어 블락에서 제1 독출 클럭 신호와 제2 독출 클럭 신호에 응답하여 제1 데이터 패치 펄스를 발생하는 제1 데이터 패치 발생부, 제2 메모리 코어 블락에서 제1 독출 클럭 신호와 제2 독출 클럭 신호에 응답하여 제2 데이터 패치 펄스를 발생하는 제2 데이터 패치 발생부, 제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 제1 데이터 패치부, 제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 제2 데이터 패치부, 제1 패치 데이터들과 제2 CRC 발생부에서 발생된 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 제1 CRC 발생부, 제2 패치 데이터들과 제1 CRC 발생부에서 발생된 제1 CRC 값들을 계산하여 제2 CRC 값들을 발생하는 제2 CRC 발생부, 제1 데이터 패치 펄스에 응답하여 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고 지연된 제2 데이터 패치 펄스에 응답하여 상기 제1 CRC 값들을 제1 CRC 비트들로 변환하고 제1 직렬 데이터들의 소정 비트들 마다 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 제1 시리얼라이저, 그리고 제2 데이터 패치 펄스에 응답하여 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고 지연된 제1 데이터 패치 펄스에 응답하여 제2 CRC 값들을 제2 CRC 비트들로 변환하고 제2 직렬 데이터들의 소정 비트들 마다 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 제2 시리얼라이저를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 더욱 다른 면에 따른 메모리 장치에서 시스터메틱 코드를 발생하는 방법은, 제1 독출 펄스에 응답하여 메모리 코어 블락에서 독출되는 병렬 데이터들을 패치하는 단계, 제1 독출 펄스로부터 상기 독출 데이터들에 해당하는 CRC 코드를 발생하는 데 소요되는 시간만큼 지연된 제2 독출 펄스를 발생하는 단계, 제2 독출 펄스에 응답하여 독출 데이터들을 계산하여 CRC 코드를 발생하는 단계, 그리고 제1 독출 펄스에 응답하여 병렬 데이터들을 직렬 데이터들로 변환하고 직렬 데이터들의 소정 비트들 마다 CRC 코드를 순서대로 배열하여 시스터메틱 코드를 출력하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 더욱더 다른 면에 따른 적어도 2개 이상의 메모리 셀 어레이 블락들로 분할 배치된 적어도 1개 이상의 뱅크를 갖는 메모리 장치의 시스터메틱 코드를 발생하는 방법은, 제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 단계, 제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 단계, 제1 패치 데이터들과 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 단계, 제2 패치 데이터들과 제1 CRC 값들을 계산하여 제2 CRC 값들을 발생하는 단계, 제1 데이터 패치 펄스에 응답하여 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고 지연된 제2 데이터 패치 펄스에 응답하여 제1 CRC 값들을 제1 CRC 비트들로 변환하고 제1 직렬 데이터들의 소정 비트들 마다 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 단계, 그리고 제2 데이터 패치 펄스에 응답하여 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고, 지연된 제1 데이 터 패치 펄스에 응답하여 제2 CRC 값들을 제2 CRC 비트들로 변환하고 제2 직렬 데이터들의 소정 비트들 마다 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 더 더욱더 다른 면에 따른 분할 배치된 적어도 2개 이상의 뱅크들을 포함하는 적어도 2개 이상의 메모리 코어 블락들을 갖는 메모리 장치의 시스터메틱 코드를 발생하는 방법은, 제1 메모리 코어 블락에서 제1 독출 클럭 신호에 응답하여 제1 뱅크에서 독출된 데이터들을 선택하고 제2 독출 클럭 신호에 응답하여 제2 뱅크에서 독출된 데이터들을 선택하는 단계, 제2 메모리 코어 블락에서 제1 독출 클럭 신호에 응답하여 제1 뱅크에서 독출된 데이터들을 선택하고 제2 독출 클럭 신호에 응답하여 제2 뱅크에서 독출되는 데이터들을 선택하는 단계, 제1 메모리 코어 블락에서 제1 독출 클럭 신호와 제2 독출 클럭 신호에 응답하여 제1 데이터 패치 펄스를 발생하는 단계, 제2 메모리 코어 블락에서 제1 독출 클럭 신호와 제2 독출 클럭 신호에 응답하여 제2 데이터 패치 펄스를 발생하는 단계, 제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 단계, 제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 단계, 제1 패치 데이터들과 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 단계, 제2 패치 데이터들과 제1 CRC 값들을 계산하여 제2 CRC 값들을 발생하는 단계, 제1 데이터 패치 펄스에 응답하여 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고 지연된 제2 데이터 패치 펄스에 응답하여 제1 CRC 값들을 제1 CRC 비트들로 변환하고 제1 직렬 데이터들의 소정 비트들 마다 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 단계, 그리고 제2 데이터 패치 펄스에 응답하여 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고 제1 데이터 패치 펄스에 응답하여 제2 CRC 값들을 제2 CRC 비트들로 변환하고 제2 직렬 데이터들의 소정 비트들 마다 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 단계를 포함한다.
따라서, 본 발명의 메모리 장치에 의하면, 시스터메틱 코드 출력시 원본 데이터용 클럭 신호와 리던던트 패리티 비트용 클럭 신호를 이원화한다. 리던던트 패리티 비트용 클럭 신호는 제2 데이터 패치 펄스를 제2 CRC 발생부의 신호 경로를 통과시켜서 지연된 제2 데이터 패치 펄스와, 제1 데이터 패치 펄스를 제1 CRC 발생부의 신호 경로를 통과시켜서 지연된 제1 데이터 패치 펄스를 사용한다. 이에 따라,제1 데이터 패치 펄스에 응답하여 원본 데이터들을 직렬 출력하고, 지연된 제2 데이터 패치 펄스들에 응답하여 CRC 비트를 출력하여 제1 시스터메틱 코드를 발생한다. 제2 데이터 패치 펄스에 응답하여 원본 데이터들을 직렬 출력하고, 지연된 제1 데이터 패치 펄스들에 응답하여 CRC 비트를 출력하여 제2 시스터메틱 코드를 발생한다. 이에 따라, 독출 데이터 레이턴시를 최소화한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 메모리 장치를 설명하는 블락 다이어그램이다. 도 1의 메모리 장치(10)는 원본 데이터 8 비트 마다 CRC(Cyclic Redundancy Check) 1 비트를 출력하는 시스터메틱 코드 발생 방법에 대하여 설명한다. 이에 한정되지 않고, 원본 데이터 m 비트 마다 CRC n 비트를 출력하는 시스터메틱 코드 발생 방법으로 확대 적용될 수 있음은 물론이다.
메모리 장치(10)는 분할 배치된 제1 뱅크들(100A-100D)과 제2 뱅크들(200A-200D)을 포함한다. 제1 뱅크들(100A-100D)은 내부 클럭 신호(ICLK)에 동기되는 제1 독출 명령(RD_BG0)에 응답하여 제1 뱅크 데이터들(RDgrp0)을 출력한다. 제2 뱅크들(200A-200D)은 내부 클럭 신호(ICLK)에 동기되는 제2 독출 명령(RD_BG1)에 응답하여 제2 뱅크 데이터들(RDgrp1)을 출력한다. 4개의 제1 뱅크들(100A-100D)은, 예컨대 32개의 데이터 라인들을 통하여 데이터를 독출한다. 마찬가지로, 4개의 제2 뱅크들(200A-200D)도 32개의 데이터 라인들을 통하여 데이터를 독출한다. 이에 따라, 전체적인 제1 뱅크 데이터들(RDgrp0)과 제2 뱅크 데이터들(RDgrp1) 각각은 128 비트가 된다.
내부 클럭 신호(ICLK)는 클럭 신호 입력 단자로 인가되는 외부 클럭 신호들(CK,/CK)을 수신하는 지연 동기 회로(DLL) 등에 의해 발생된다. 지연 동기 회로는 외부 클럭 신호(CL, /CK)와 내부 클럭 신호(ICLK)의 위상을 동기시킨다. 제1 및 제2 뱅크 독출 명령들(RD_BG0, RD_BG1)은 외부 제어 신호 입력 단자 들(CKE,/CS,/RAS,/CAS,/WE)로 인가되는 제어 신호들과 어드레스 신호 입력 단자들(BA0,BA1,A0-Ai)로 수신되는 어드레스 신호들의 결합 로직들에 의해 발생된다.
메모리 장치(10)는, 칩 중앙부에 클럭 신호 입력 단자들(CK,/CK), 외부 제어 신호 입력 단자들(CKE,/CS,/RAS,/CAS,/WE)과 어드레스 신호 입력 단자들(BA0,BA1,A0-Ai)이 배치되는 영역(20)의 외측으로 데이터 입출력 단자들(DQ0,1, DQ6,7, DQ2,3, DQ4,5)이 배치되는 영역들(30, 40)로 구성되는 ODIC(Outer Data Inner Command) 구조를 갖는다.
설명의 편의를 위하여, ODIC 구조를 기준으로 상단부에 배치되는 제1 뱅크들(100A, 100B)과 제2 뱅크들(200A,200B)에서 독출되는 데이터들과 연관된 시스터메틱 코드들을 발생하는 방법에 대하여 기술된다. 그리고, 제1 뱅크(100A)와 제2 뱅크(200A)가 배치되는 영역을 제1 메모리 코어 블락이라 명명하고, 제1 뱅크(100B)와 제2 뱅크(200B)가 배치되는 영역을 제2 메모리 코어 블락이라 칭한다.
제1 메모리 코어 블락에서, 제1 뱅크(100A)의 데이터들(RDgrp0)은 제1 독출 클럭 신호(RDsync0)에 응답하는 제1 선택부(52)를 통하여 제1 데이터 패치부(54)로 전달된다. 제2 뱅크(200A)의 데이터들(RDgrp1)은 제2 독출 클럭 신호(RDsync1)에 응답하는 제1 선택부(52)를 통하여 제1 데이터 패치부(54)로 전달된다. 제1 데이터 패치 펄스 발생부(56)는 제1 독출 클럭 신호(RDsync0)와 제2 독출 클럭 신호(RDsync1)를 수신하여 제1 데이터 패치 펄스(RDsync_A)를 발생한다. 제1 데이터 패치 펄스 발생부(56)는 제1 독출 클럭 신호(RDsync0)와 제2 독출 클럭 신호(RDsync1)를 논리합하는 오아 게이트 로직으로 구성될 수 있다.
제1 데이터 패치부(54)는 제1 데이터 패치 펄스(RDsync_A)에 응답하여 선택부(52)를 통해 전달되는 제1 및 제2 뱅크 데이터들(RDgrp0, RDgrp1)을 패치하여 제1 패치 데이터들(RDmux_A)을 출력한다. 제1 패치 데이터들(RDmux_A)은 제1 시리얼라이저(58)와 제1 CRC 발생부(59)로 전송된다.
제1 시리얼라이저(58)은 제1 데이터 패치 펄스(RDsync_A)에 응답하여 제1 패치 데이터들(RDmux_A)을 순서대로 나열하여 제1 및 제2 전송 라인들(TxP0,1)로 출력한다. 제1 CRC 발생부(59)는 제1 패치 데이터들(RDmux_A)과 제2 CRC 발생부(69)에서 발생된 제2 CRC 값들을 계산하여 제1 CRC 값들(RDmux_CRCA)을 발생한다. 제1 시리얼라이저(58)는 제2 데이터 패치 펄스(RDsync_B)에 응답하여 제1 CRC 값들(RDmux_CRCA)을 순서대로 나열하여 제1 및 제2 CRC 비트들(CRC0,1)로 출력한다.
제1 전송 라인(TxP0)의 직렬 데이터와 제1 CRC 비트(CRC0)는 제1 데이터 입출력 패드(DQ0)를 통하여 출력되고, 제2 전송 라인(TxP1)의 직렬 데이터와 제2 CRC 비트(CRC1)는 제2 데이터 입출력 패드(DQ1)를 통하여 출력된다.
이와 유사하게, 제2 메모리 코어 블락에서, 제1 뱅크(100B)의 데이터들은 제1 독출 클럭 신호(RDsync0)에 응답하는 제2 선택부(62)를 통하여 제2 데이터 패치부(64)로 전달된다. 제2 뱅크(200B)의 데이터들은 제2 독출 클럭 신호(RDsync1)에 응답하는 제2 선택부(62)를 통하여 제2 데이터 패치부(64)로 전달된다. 제2 데이터 패치 펄스 발생부(66)는 제1 독출 클럭 신호(RDsync0)와 제2 독출 클럭 신호(RDsync1)를 수신하여 제2 데이터 패치 펄스(RDsync_B)를 발생한다. 제2 데이터 패치 펄스 발생부(66)는 제1 독출 클럭 신호(RDsync0)와 제2 독출 클럭 신 호(RDsync1)를 논리합하는 오아 게이트 로직으로 구성될 수 있다.
제2 데이터 패치부(64)는 제2 데이터 패치 펄스(RDsync_B)에 응답하여 제2 선택부(62)를 통해 전달되는 제1 및 제2 뱅크(100B, 200B)의 데이터들을 패치하여 제2 패치 데이터들(RDmux_B)을 출력한다. 제2 패치 데이터들(RDmux_B)은 제2 시리얼라이저(68)와 제2 CRC 발생부(69)로 전송된다.
제2 시리얼라이저(68)은 제2 데이터 패치 펄스(RDsync_B)에 응답하여 제2 패치 데이터들(RDmux_B)을 순서대로 나열하여 제3 및 제4 전송 라인들(TxP2,3)로 출력한다. 제2 CRC 발생부(69)는 제2 패치 데이터들(RDmux_B)과 제1 CRC 발생부(59)에서 발생된 제1 CRC 값들을 계산하여 제2 CRC 값들(RDmux_CRCB)을 발생한다. 제2 시리얼라이저(68)는 제1 데이터 패치 펄스(RDsync_A)에 응답하여 제2 CRC 값들(RDmux_CRCB)을 순서대로 나열하여 제3 및 제4 CRC 비트들(CRC2,3)로 출력한다.
제3 전송 라인(TxP2)의 직렬 데이터와 제3 CRC 비트(CRC2)는 제3 데이터 입출력 패드(DQ2)를 통하여 출력되고, 제4 전송 라인(TxP3)의 직렬 데이터와 제4 CRC 비트(CRC3)는 제4 데이터 입출력 패드(DQ3)를 통하여 출력된다.
도 2는 메모리 장치(10)의 동작을 설명하는 타이밍 다이어그램이다. 도 2를 참조하면, 내부 클럭 신호(ICLK)에 응답하여 제1 독출 명령(RD_BG0)과 제2 독출 명령(RD_BG1)이 순차적으로 입력된다. 제1 독출 명령(RD_BG0)에 응답하여 제1 뱅크들(100A-100D)로부터 128 비트의 제1 뱅크 데이터들(RDgrp0)이 출력되고, 제2 독출 명령(RD_BG1)에 응답하여 제2 뱅크들(200A-200D)로부터 128 비트의 제2 뱅크 데이터들(RDgrp1)이 출력된다.
제1 뱅크 데이터들(RDgrp0)에 대응하는 제1 독출 클럭 신호(RDsync0)가 발생되고, 제2 뱅크 데이터들(RDgrp1)에 대응하는 제2 독출 클럭 신호(RDsync1)가 발생된다. 제1 독출 클럭 신호(RDsync0)와 제2 독출 클럭 신호(RDsync1)를 논리합하여 제1 데이터 패치 펄스(RDsync_A)가 발생된다. 제1 데이터 패치 펄스(RDsync_A)에 응답하여 제1 뱅크 데이터들(RDgrp0)과 제2 뱅크 데이터들(RDgrp1)을 패치하여 제1 패치 데이터(RDmux_A)를 발생한다. 이와 유사하게, 제1 독출 클럭 신호(RDsync0)와 제2 독출 클럭 신호(RDsync1)를 논리합하여 제2 데이터 패치 펄스(RDsync_B)가 발생되고, 제2 데이터 패치 펄스(RDsync_B)에 응답하여 제2 패치 데이터(RDmux_B)를 발생한다.
이 후, 제1 패치 데이터(RDmux_A)와 제2 CRC 발생부(69, 도 1)에서 발생된 제2 CRC 값들(RDmux_CRCB)을 계산하여 제1 CRC 값들(RDmux_CRCA)을 발생하고, 제2 패치 데이터(RDmux_B)와 제1 CRC 발생부(59, 도 1)에서 발생된 제1 CRC 값들(RDmux_CRCA)을 계산하여 제2 CRC 값들(RDmux_CRCB)을 발생한다.
제2 데이터 패치 펄스(RDsync_B)를 제2 CRC 발생부(69)의 신호 경로를 통과시켜서 지연된 제2 데이터 패치 펄스(RDsync_Btrvs)가 발생되고, 제1 데이터 패치 펄스(RDsync_A)를 제1 CRC 발생부(59)의 신호 경로를 통과시켜서 지연된 제1 데이터 패치 펄스(Rdsync_Atrvs)가 발생된다.
제1 시리얼라이저(58, 도 1)은, 제1 데이터 패치 펄스(RDsync_A)에 응답하여 제1 패치 데이터들(RDmux_A)을 순서대로 나열하고, 지연된 제2 데이터 패치 펄스(RDsync_Btrvs)에 응답하여 제1 CRC 값들을 순서대로 나열하여, 제1 및 제2 데이 터 입출력 패드들(DQ0,DQ1)로 제1 패치 데이터들(RDmux_A) 8 비트 마다 제1 CRC 비트들(CRC0, 1)을 출력한다. 제2 시리얼라이저(68, 도 1)은, 제2 데이터 패치 펄스(RDsync_B)에 응답하여 제2 패치 데이터들(RDmux_B)을 순서대로 나열하고, 지연된 제1 데이터 패치 펄스(RDsync_Atrvs)에 응답하여 제2 CRC 값들을 순서대로 나열하여, 제3 및 제4 데이터 입출력 패드들(DQ2, DQ3)로 제2 패치 데이터들(RDmux_B) 8 비트 마다 제2 CRC 비트들(CRC2, 3)을 출력한다. 이와 유사하게, 제5 내지 제8 데이터 입출력 패드들(DQ4-DQ7)로도 8 비트 패치 데이터들 마다 CRC 비트들(CRC4-7)이 출력된다.
이에 따라, 128 비트의 제1 뱅크 데이터들(RDgrp0)은 제1 내지 제8 데이터 입출력 패드들(DQ0-7) 각각을 통하여 8 비트 데이터 마다 1 비트의 CRC 비트로 구성된 시스터메틱 코드들로 발생된다. 즉, 128 비트의 제1 뱅크 데이터들(RDgrp0)은 16 비트의 CRC 비트를 갖는다.
메모리 장치(10)는 제1 데이터 패치 펄스(RDsync_A)에 응답하여 8 비트 원본 데이터들을 직렬 출력하고, 지연된 제2 데이터 패치 펄스들(RDsync_Btrvs)에 응답하여 1 비트 CRC 비트를 출력하여 제1 시스터메틱 코드를 발생한다. 또한, 메모리 장치(10)는 제2 데이터 패치 펄스(RDsync_B)에 응답하여 8 비트 원본 데이터들을 직렬 출력하고, 지연된 제1 데이터 패치 펄스들(RDsync_Atrvs)에 응답하여 1 비트 CRC 비트를 출력하여 제2 시스터메틱 코드를 발생한다. 따라서, 메모리 장치(10)는 시스터메틱 코드 출력시 원본 데이터용 클럭 신호와 리던던트 패리티 비트용 클럭 신호를 이원화하여, 독출 데이터 레이턴시를 최소화한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치에 의하면, 시스터메틱 코드 출력시 원본 데이터용 클럭 신호와 리던던트 패리티 비트용 클럭 신호를 이원화한다. 리던던트 패리티 비트용 클럭 신호는 제2 데이터 패치 펄스를 제2 CRC 발생부의 신호 경로를 통과시켜서 지연된 제2 데이터 패치 펄스와, 제1 데이터 패치 펄스를 제1 CRC 발생부의 신호 경로를 통과시켜서 지연된 제1 데이터 패치 펄스를 사용한다. 이에 따라,제1 데이터 패치 펄스에 응답하여 원본 데이터들을 직렬 출력하고, 지연된 제2 데이터 패치 펄스들에 응답하여 CRC 비트를 출력하여 제1 시스터메틱 코드를 발생한다. 제2 데이터 패치 펄스에 응답하여 원본 데이터들을 직렬 출력하고, 지연된 제1 데이터 패치 펄스들에 응답하여 CRC 비트를 출력하여 제2 시스터메틱 코드를 발생한다. 이에 따라, 독출 데이터 레이턴시를 최소화한다.

Claims (22)

  1. 시스터메틱 코드를 발생하는 메모리 장치에 있어서,
    제1 독출 펄스에 응답하여 메모리 코어 블락에서 독출되는 병렬 데이터들을 패치하는 데이터 패치부;
    상기 제1 독출 펄스로부터 상기 독출 데이터들에 해당하는 CRC 코드를 발생하는 데 소요되는 시간만큼 지연된 제2 독출 펄스를 발생하는 레플리카 지연부;
    상기 제2 독출 펄스에 응답하여 상기 독출 데이터들을 계산하여 상기 CRC 코드를 발생하는 CRC 발생부; 및
    상기 제1 독출 펄스에 응답하여 상기 병렬 데이터들을 직렬 데이터들로 변환하고, 상기 직렬 데이터들의 소정 비트들 마다 상기 CRC 코드를 순서대로 배열하여 상기 시스터메틱 코드를 출력하는 시리얼라이저를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 시스터메틱 코드는
    상기 메모리 장치의 데이터 입출력 패드를 통하여 출력되는 것을 특징으로 하는 메모리 장치.
  3. 시스터메틱 코드를 발생하는 메모리 장치에 있어서,
    적어도 2개 이상의 메모리 셀 어레이 블락들로 분할 배치된 적어도 1개 이상 의 뱅크;
    제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 제1 데이터 패치부;
    상기 제1 패치 데이터들과 제2 CRC 발생부에서 발생된 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 제1 CRC 발생부;
    제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 제2 데이터 패치부;
    상기 제2 패치 데이터들과 상기 제1 CRC 발생부에서 발생된 상기 제1 CRC 값들을 계산하여 상기 제2 CRC 값들을 발생하는 제2 CRC 발생부;
    상기 제1 데이터 패치 펄스에 응답하여 상기 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고, 지연된 제2 데이터 패치 펄스에 응답하여 상기 제1 CRC 값들을 제1 CRC 비트들로 변환하고, 상기 제1 직렬 데이터들의 소정 비트들 마다 상기 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 제1 시리얼라이저; 및
    상기 제2 데이터 패치 펄스에 응답하여 상기 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고, 지연된 제1 데이터 패치 펄스에 응답하여 상기 제2 CRC 값들을 제2 CRC 비트들로 변환하고, 상기 제2 직렬 데이터들의 소정 비트들 마다 상기 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 제2 시리얼라이저를 구비하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 지연된 제2 데이터 패치 펄스는
    상기 제2 데이터 패치 펄스를 상기 제2 CRC 발생부의 신호 경로를 통과시켜서 지연시킨 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서, 상기 지연된 제1 데이터 패치 펄스는
    상기 제1 데이터 패치 펄스를 상기 제1 CRC 발생부의 신호 경로를 통과시켜서 지연시킨 것을 특징으로 하는 메모리 장치.
  6. 제3항에 있어서, 상기 메모리 장치는
    ODIC(Outer Data Inner Command) 구조를 갖는 것을 특징으로 하는 메모리 장치.
  7. 제3항에 있어서, 상기 제1 및 제2 시리얼라이저 각각은
    상기 메모리 장치의 데이터 입출력 패드들과 각각 연결되고, 상기 제1 및 제2 시스터메틱 코드들을 출력하는 것을 특징으로 하는 메모리 장치.
  8. 시스터메틱 코드를 발생하는 메모리 장치에 있어서,
    분할 배치된 적어도 2개 이상의 뱅크들을 포함하는 적어도 2개 이상의 메모리 코어 블락들;
    제1 메모리 코어 블락에서, 제1 독출 클럭 신호에 응답하여 제1 뱅크에서 독 출된 데이터들을 선택하고, 제2 독출 클럭 신호에 응답하여 제2 뱅크에서 독출된 데이터들을 선택하는 제1 선택부;
    제2 메모리 코어 블락에서, 상기 제1 독출 클럭 신호에 응답하여 상기 제1 뱅크에서 독출된 데이터들을 선택하고, 상기 제2 독출 클럭 신호에 응답하여 상기 제2 뱅크에서 독출되는 데이터들을 선택하는 제2 선택부;
    상기 제1 메모리 코어 블락에서, 상기 제1 독출 클럭 신호와 상기 제2 독출 클럭 신호에 응답하여 제1 데이터 패치 펄스를 발생하는 제1 데이터 패치 발생부;
    상기 제2 메모리 코어 블락에서, 상기 제1 독출 클럭 신호와 상기 제2 독출 클럭 신호에 응답하여 제2 데이터 패치 펄스를 발생하는 제2 데이터 패치 발생부;
    상기 제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 제1 데이터 패치부;
    상기 제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 제2 데이터 패치부;
    상기 제1 패치 데이터들과 제2 CRC 발생부에서 발생된 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 제1 CRC 발생부;
    상기 제2 패치 데이터들과 상기 제1 CRC 발생부에서 발생된 상기 제1 CRC 값들을 계산하여 상기 제2 CRC 값들을 발생하는 제2 CRC 발생부;
    상기 제1 데이터 패치 펄스에 응답하여 상기 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고, 지연된 제2 데이터 패치 펄스에 응답하여 상기 제1 CRC 값들을 제1 CRC 비트들로 변환하고, 상기 제1 직렬 데이터들의 소정 비트들 마다 상기 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 제1 시리얼라이저; 및
    상기 제2 데이터 패치 펄스에 응답하여 상기 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고, 지연된 제1 데이터 패치 펄스에 응답하여 상기 제2 CRC 값들을 제2 CRC 비트들로 변환하고, 상기 제2 직렬 데이터들의 소정 비트들 마다 상기 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 제2 시리얼라이저를 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서, 상기 지연된 제2 데이터 패치 펄스는
    상기 제2 데이터 패치 펄스를 상기 제2 CRC 발생부의 신호 경로를 통과시켜서 지연시킨 것을 특징으로 하는 메모리 장치.
  10. 제8항에 있어서, 상기 지연된 제1 데이터 패치 펄스는
    상기 제1 데이터 패치 펄스를 상기 제1 CRC 발생부의 신호 경로를 통과시켜서 지연시킨 것을 특징으로 하는 메모리 장치.
  11. 제8항에 있어서, 상기 메모리 장치는
    ODIC(Outer Data Inner Command) 구조를 갖는 것을 특징으로 하는 메모리 장 치.
  12. 제8항에 있어서, 상기 제1 및 제2 시리얼라이저 각각은
    상기 메모리 장치의 데이터 입출력 패드들과 각각 연결되고, 상기 제1 및 제2 시스터메틱 코드들을 출력하는 것을 특징으로 하는 메모리 장치.
  13. 메모리 장치에서 시스터메틱 코드를 발생하는 방법에 있어서,
    제1 독출 펄스에 응답하여 메모리 코어 블락에서 독출되는 병렬 데이터들을 패치하는 단계;
    상기 제1 독출 펄스로부터 상기 독출 데이터들에 해당하는 CRC 코드를 발생하는 데 소요되는 시간만큼 지연된 제2 독출 펄스를 발생하는 단계;
    상기 제2 독출 펄스에 응답하여 상기 독출 데이터들을 계산하여 상기 CRC 코드를 발생하는 단계; 및
    상기 제1 독출 펄스에 응답하여 상기 병렬 데이터들을 직렬 데이터들로 변환하고, 상기 직렬 데이터들의 소정 비트들 마다 상기 CRC 코드를 순서대로 배열하여 상기 시스터메틱 코드를 출력하는 단계를 구비하는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
  14. 제13항에 있어서, 상기 시스터메틱 코드는
    상기 메모리 장치의 데이터 입출력 패드를 통하여 출력되는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
  15. 적어도 2개 이상의 메모리 셀 어레이 블락들로 분할 배치된 적어도 1개 이상의 뱅크를 갖는 메모리 장치의 시스터메틱 코드를 발생하는 방법에 있어서,
    제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 단계;
    제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 단계;
    상기 제1 패치 데이터들과 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 단계;
    상기 제2 패치 데이터들과 상기 제1 CRC 값들을 계산하여 상기 제2 CRC 값들을 발생하는 단계;
    상기 제1 데이터 패치 펄스에 응답하여 상기 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고, 지연된 제2 데이터 패치 펄스에 응답하여 상기 제1 CRC 값들을 제1 CRC 비트들로 변환하고, 상기 제1 직렬 데이터들의 소정 비트들 마다 상기 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 단계; 및
    상기 제2 데이터 패치 펄스에 응답하여 상기 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고, 지연된 제1 데이터 패치 펄스에 응답하여 상기 제2 CRC 값들을 제2 CRC 비트들로 변환하고, 상기 제2 직렬 데이터들의 소정 비트들 마다 상기 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 단계를 구비하 는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
  16. 제15항에 있어서, 상기 지연된 제2 데이터 패치 펄스는
    상기 제2 데이터 패치 펄스를 상기 제2 CRC 값을 발생시키는 신호 경로를 통과하여 지연된 것을 특징으로 하는 시스터메틱 코드 발생 방법.
  17. 제15항에 있어서, 상기 지연된 제1 데이터 패치 펄스는
    상기 제1 데이터 패치 펄스를 상기 제1 CRC 값을 발생시키는 신호 경로를 통과하여 지연된 것을 특징으로 하는 시스터메틱 코드 발생 방법.
  18. 제15항에 있어서, 상기 제1 및 제2 시스터메틱 코드들 각각은
    상기 메모리 장치의 데이터 입출력 패드들로 출력하는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
  19. 분할 배치된 적어도 2개 이상의 뱅크들을 포함하는 적어도 2개 이상의 메모리 코어 블락들을 갖는 메모리 장치의 시스터메틱 코드를 발생하는 방법에 있어서,
    제1 메모리 코어 블락에서, 제1 독출 클럭 신호에 응답하여 제1 뱅크에서 독출된 데이터들을 선택하고, 제2 독출 클럭 신호에 응답하여 제2 뱅크에서 독출된 데이터들을 선택하는 단계;
    제2 메모리 코어 블락에서, 상기 제1 독출 클럭 신호에 응답하여 상기 제1 뱅크에서 독출된 데이터들을 선택하고, 상기 제2 독출 클럭 신호에 응답하여 상기 제2 뱅크에서 독출되는 데이터들을 선택하는 단계;
    상기 제1 메모리 코어 블락에서, 상기 제1 독출 클럭 신호와 상기 제2 독출 클럭 신호에 응답하여 제1 데이터 패치 펄스를 발생하는 단계;
    상기 제2 메모리 코어 블락에서, 상기 제1 독출 클럭 신호와 상기 제2 독출 클럭 신호에 응답하여 제2 데이터 패치 펄스를 발생하는 단계;
    상기 제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 단계;
    상기 제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 단계;
    상기 제1 패치 데이터들과 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 단계;
    상기 제2 패치 데이터들과 상기 제1 CRC 값들을 계산하여 상기 제2 CRC 값들을 발생하는 단계;
    상기 제1 데이터 패치 펄스에 응답하여 상기 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고, 지연된 제2 데이터 패치 펄스에 응답하여 상기 제1 CRC 값들을 제1 CRC 비트들로 변환하고, 상기 제1 직렬 데이터들의 소정 비트들 마다 상기 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 단계; 및
    상기 제2 데이터 패치 펄스에 응답하여 상기 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고, 지연된 제1 데이터 패치 펄스에 응답하여 상기 제2 CRC 값들을 제2 CRC 비트들로 변환하고, 상기 제2 직렬 데이터들의 소정 비트들 마다 상기 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 단계를 구비하는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
  20. 제19항에 있어서, 상기 지연된 제2 데이터 패치 펄스는
    상기 제2 데이터 패치 펄스를 상기 제2 CRC 값을 발생시키는 신호 경로를 통과하여 지연된 것을 특징으로 하는 시스터메틱 코드 발생 방법.
  21. 제19항에 있어서, 상기 지연된 제1 데이터 패치 펄스는
    상기 제1 데이터 패치 펄스를 상기 제1 CRC 값을 발생시키는 신호 경로를 통과하여 지연된 것을 특징으로 하는 시스터메틱 코드 발생 방법.
  22. 제19항에 있어서, 상기 제1 및 제2 시스터메틱 코드들 각각은
    상기 메모리 장치의 데이터 입출력 패드들로 출력하는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
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JP2007326573A JP5241222B2 (ja) 2006-12-29 2007-12-18 システマチックコードの発生のためのデュアルクロッキング方法を採用したメモリ装置
TW096148720A TWI441194B (zh) 2006-12-29 2007-12-19 利用雙時脈以便產生系統碼之記憶體裝置以及其之方法
CN2007103035248A CN101241768B (zh) 2006-12-29 2007-12-29 使用双时钟产生系统代码的存储器装置及其方法

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825002B1 (ko) * 2007-01-10 2008-04-24 주식회사 하이닉스반도체 효과적으로 직렬로 입출력되는 데이터의 오류를 검사할 수있는 반도체 메모리 장치 및 그 구동방법
JP2010020839A (ja) * 2008-07-10 2010-01-28 Panasonic Corp 半導体記憶装置
US8527836B2 (en) 2011-07-01 2013-09-03 Intel Corporation Rank-specific cyclic redundancy check
US11309994B2 (en) * 2016-12-21 2022-04-19 Infinera Corporation Highly parallel and scalable cyclic redundancy check
TWI655537B (zh) * 2018-03-12 2019-04-01 點序科技股份有限公司 系統碼的管理裝置及其管理方法
CN116755783B (zh) * 2023-06-19 2024-04-09 合芯科技有限公司 一种多核芯片启动方法、控制器及系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001084792A (ja) 1999-08-11 2001-03-30 Samsung Electronics Co Ltd 半導体装置、同期式半導体メモリ装置及び同期式半導体メモリ装置のエラーチェック及び訂正方法
KR20070055911A (ko) * 2005-11-28 2007-05-31 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61278100A (ja) 1985-05-31 1986-12-08 Mitsubishi Electric Corp 半導体記憶装置
JPH01201736A (ja) 1988-02-08 1989-08-14 Mitsubishi Electric Corp マイクロコンピュータ
JPH08286981A (ja) * 1995-04-19 1996-11-01 Yokogawa Electric Corp バースト転送メモリのエラー訂正符号発生装置
JPH10340596A (ja) * 1997-06-06 1998-12-22 Toshiba Corp データ記憶装置および半導体記憶装置
KR100433632B1 (ko) 2002-04-09 2004-05-31 한국전자통신연구원 병렬 ｃｒｃ 계산장치 및 그 방법
US7088632B2 (en) * 2004-05-26 2006-08-08 Freescale Semiconductor, Inc. Automatic hidden refresh in a dram and method therefor
US7221613B2 (en) * 2004-05-26 2007-05-22 Freescale Semiconductor, Inc. Memory with serial input/output terminals for address and data and method therefor
US7480282B2 (en) * 2005-03-17 2009-01-20 Agere Systems Inc. Methods and apparatus for controlling ethernet packet transfers between clock domains
US7656983B2 (en) * 2006-09-29 2010-02-02 Intel Corporation Dual clock domain deskew circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001084792A (ja) 1999-08-11 2001-03-30 Samsung Electronics Co Ltd 半導体装置、同期式半導体メモリ装置及び同期式半導体メモリ装置のエラーチェック及び訂正方法
KR20070055911A (ko) * 2005-11-28 2007-05-31 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신시스템

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