JP2008165778A - システマチックコードの発生のためのデュアルクロッキング方法を採用したメモリ装置 - Google Patents

Abstract

【課題】システマチックコードの発生のためのデュアルクロックキング方法を採用したメモリ装置を提供する。
【解決手段】システマチックコードを発生させるメモリ装置において、第１読出パルスに応答してメモリコアブロックから読出される並列データをパッチするデータパッチ部と、第１読出パルスから読出データに該当するＣＲＣコードの発生にかかる時間ほど遅延された第２読出パルスを発生させるレプリカ遅延部と、第１読出パルスが発生した後、所定時間遅延された第２読出パルスに応答してＣＲＣコードを発生させるＣＲＣ発生部と、第１読出パルスに応答して並列データを直列データに変換し、直列データの所定ビットごとにＣＲＣコードを順次に配列してシステマチックコードを出力するシリアライザと、を備えるメモリ装置である。
【選択図】図１

Description

本発明は、半導体メモリ装置に係り、特に、システマチックコードの出力のためのデュアルクロッキング方法を採用したメモリ装置に関する。

デジタルデータ伝送システムで、エラーデータの再伝送を要求せずとも、伝送中に引き起こされたビットエラーを検出して訂正することが望ましい。公知のエラー訂正システムは、伝送されるオリジナルデータに一種のリダンダントチェックビットを追加したコードを伝送部で発生する。

チャネルコーディング理論で、システマチックコードは、オリジナルデータと該オリジナルデータと関連したリダンダントパリティビットを含むと定義される。

半導体メモリ装置の動作速度が高速化されるにつれて、チャネルビットエラー率（Ｃｈａｎｎｅｌ ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ：ＢＥＲ）が上昇している。チャネルエラーを検出して訂正する技術が要求される。これにより、半導体メモリ装置は、内部でシステマチックコードを発生させて外部コントローラに伝送する方式を採用する。システマチックコードは、メモリセルアレイから出力されるデータがオリジナルデータとなり、メモリセルアレイの出力データをコーディングし、かつ計算したビットがリダンダントパリティビットとなる。

しかし、リダンダントパリティビットは、主にオリジナルデータを排他的論理和するロジック回路を通じて発生させるにつれて相当なレーテンシが要求される。これにより、システマチックコードを出力する半導体メモリ装置の読出データレーテンシが増加するという問題点がある。

したがって、システマチックコードの出力時にオリジナルデータ用クロック信号とリダンダントパリティビット用クロック信号とを二元化して読出データレーテンシを最小化する方案が要求される。

本発明の目的は、システマチックコードの出力のためのデュアルクロックキング方法を採用するメモリ装置を提供することである。

本発明の他の目的は、前記メモリ装置のシステマチックコードの発生方法を提供することである。

前記目的を達成するために、本発明の一面によるシステマチックコードを発生させるメモリ装置は、第１読出パルスに応答してメモリコアブロックから読出される並列データをパッチするデータパッチ部、第１読出パルスから読出データに該当するＣＲＣコードの発生にかかる時間ほど遅延された第２読出パルスを発生させるレプリカ遅延部、第２読出パルスに応答して読出データを計算してＣＲＣコードを発生させるＣＲＣ発生部、及び第１読出パルスに応答して並列データを直列データに変換し、直列データの所定ビットごとにＣＲＣコードを順次に配列してシステマチックコードを出力するシリアライザを備える。

本発明の実施例によって、システマチックコードは、メモリ装置のデータ入出力パッドを通じて出力されるように設定される。

前記目的を達成するために、本発明の他の面によるシステマチックコードを発生させるメモリ装置は、少なくとも２個以上のメモリセルアレイブロックに分割配置された少なくとも１個以上のバンク、第１データパッチパルスに応答して第１メモリセルアレイブロックから読出された第１並列データをパッチして第１パッチデータとして出力する第１データパッチ部、第１パッチデータと第２ ＣＲＣ発生部で発生した第２ ＣＲＣ値とを計算して第１ ＣＲＣ値を発生させる第１ ＣＲＣ発生部、第２データパッチパルスに応答して第２メモリセルアレイブロックから読出された第２並列データをパッチして第２パッチデータとして出力する第２データパッチ部、第２パッチデータと第１ ＣＲＣ発生部で発生した第１ ＣＲＣ値とを計算して第２ ＣＲＣ値を発生させる第２ ＣＲＣ発生部、第１データパッチパルスに応答して第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して第１ ＣＲＣ値を第１ ＣＲＣビットに変換し、第１直列データの所定ビットごとに第１ ＣＲＣビットを順次に配列して第１システマチックコードを発生させる第１シリアライザ、及び第２データパッチパルスに応答して第２パッチデータを第２直列データに変換し、遅延された第１データパッチパルスに応答して第２ ＣＲＣ値を第２ ＣＲＣビットに変換し、第２直列データの所定ビットごとに第２ ＣＲＣビットを順次に配列して第２システマチックコードを発生させる第２シリアライザを備える。

本発明の実施例によって、遅延された第２データパッチパルスは、第２データパッチパルスを第２ ＣＲＣ発生部の信号経路を通過させて遅延させた信号でありうる。

本発明の実施例によって、遅延された第１データパッチパルスは、第１データパッチパルスを第１ ＣＲＣ発生部の信号経路を通過させて遅延させた信号でありうる。

本発明の実施例によって、メモリ装置は、ＯＤＩＣ（Ｏｕｔｅｒ Ｄａｔａ Ｉｎｎｅｒ Ｃｏｍｍａｎｄ）構造を有しうる。

本発明の実施例によって、第１及び第２シリアライザは、メモリ装置のデータ入出力パッドとそれぞれ連結されて第１及び第２システマチックコードを出力しうる。

前記目的を達成するために、本発明のさらに他の面によるシステマチックコードを発生させるメモリ装置は、分割配置された少なくとも２個以上のバンクを備える少なくとも２個以上のメモリコアブロック、第１メモリコアブロックから第１読出クロック信号に応答して第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されたデータを選択する第１選択部、第２メモリコアブロックから第１読出クロック信号に応答して第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されるデータを選択する第２選択部、第１メモリコアブロックから第１読出クロック信号と第２読出クロック信号とに応答して第１データパッチパルスを発生させる第１データパッチ発生部、第２メモリコアブロックから第１読出クロック信号と第２読出クロック信号とに応答して第２データパッチパルスを発生させる第２データパッチ発生部、第１データパッチパルスに応答して第１メモリセルアレイブロックから読出された第１並列データをパッチして第１パッチデータとして出力する第１データパッチ部、第２データパッチパルスに応答して第２メモリセルアレイブロックから読出された第２並列データをパッチして第２パッチデータとして出力する第２データパッチ部、第１パッチデータと第２ ＣＲＣ発生部で発生した第２ ＣＲＣ値とを計算して第１ ＣＲＣ値を発生させる第１ ＣＲＣ発生部、第２パッチデータと第１ ＣＲＣ発生部で発生した第１ ＣＲＣ値とを計算して第２ ＣＲＣ値を発生させる第２ ＣＲＣ発生部、第１データパッチパルスに応答して第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して前記第１ ＣＲＣ値を第１ ＣＲＣビットに変換し、第１直列データの所定ビットごとに第１ ＣＲＣビットを順次に配列して第１システマチックコードを発生させる第１シリアライザ、そして第２データパッチパルスに応答して第２パッチデータを第２直列データに変換し、遅延された第１データパッチパルスに応答して第２ ＣＲＣ値を第２ ＣＲＣビットに変換し、第２直列データの所定ビットごとに第２ ＣＲＣビットを順次に配列して第２システマチックコードを発生させる第２シリアライザを備える。

前記他の目的を達成するために、本発明のさらに他の面によるメモリ装置でシステマチックコードを発生させる方法は、第１読出パルスに応答してメモリコアブロックから読出される並列データをパッチするステップ、第１読出パルスから前記読出データに該当するＣＲＣコードの発生にかかる時間ほど遅延された第２読出パルスを発生させるステップ、第２読出パルスに応答して読出データを計算してＣＲＣコードを発生させるステップ、そして第１読出パルスに応答して並列データを直列データに変換し、直列データの所定ビットごとにＣＲＣコードを順次に配列してシステマチックコードを出力するステップを含む。

前記他の目的を達成するために、本発明のさらに他の面による少なくとも２個以上のメモリセルアレイブロックに分割配置された少なくとも１個以上のバンクを有するメモリ装置のシステマチックコードを発生させる方法は、第１データパッチパルスに応答して第１メモリセルアレイブロックから読出された第１並列データをパッチして第１パッチデータとして出力するステップ、第２データパッチパルスに応答して第２メモリセルアレイブロックから読出された第２並列データをパッチして第２パッチデータとして出力するステップ、第１パッチデータと第２ ＣＲＣ値とを計算して第１ ＣＲＣ値を発生させるステップ、第２パッチデータと第１ ＣＲＣ値とを計算して第２ ＣＲＣ値を発生させるステップ、第１データパッチパルスに応答して第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して第１ ＣＲＣ値を第１ ＣＲＣビットに変換して第１直列データの所定ビットごとに第１ ＣＲＣビットを順次に配列して第１システマチックコードを発生させるステップ、そして第２データパッチパルスに応答して第２パッチデータを第２直列データに変換し、遅延された第１データパッチパルスに応答して第２ ＣＲＣ値を第２ ＣＲＣビットに変換し、第２直列データの所定ビットごとに第２ ＣＲＣビットを順次に配列して第２システマチックコードを発生させるステップを含む。

前記他の目的を達成するために、本発明のさらに他の面による分割配置された少なくとも２個以上のバンクを備える少なくとも２個以上のメモリコアブロックを有するメモリ装置のシステマチックコードを発生させる方法は、第１メモリコアブロックから第１読出クロック信号に応答して第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されたデータを選択するステップ、第２メモリコアブロックから第１読出クロック信号に応答して第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されるデータを選択するステップ、第１メモリコアブロックから第１読出クロック信号と第２読出クロック信号とに応答して第１データパッチパルスを発生させるステップ、第２メモリコアブロックから第１読出クロック信号と第２読出クロック信号とに応答して第２データパッチパルスを発生させるステップ、第１データパッチパルスに応答して第１メモリセルアレイブロックから読出された第１並列データをパッチして第１パッチデータとして出力するステップ、第２データパッチパルスに応答して第２メモリセルアレイブロックから読出された第２並列データをパッチして第２パッチデータとして出力するステップ、第１パッチデータと第２ ＣＲＣ値とを計算して第１ ＣＲＣ値を発生させるステップ、第２パッチデータと第１ ＣＲＣ値とを計算して第２ ＣＲＣ値を発生させるステップ、第１データパッチパルスに応答して第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して第１ ＣＲＣ値を第１ ＣＲＣビットに変換し、第１直列データの所定ビットごとに第１ ＣＲＣビットを順次に配列して第１システマチックコードを発生させるステップ、そして第２データパッチパルスに応答して第２パッチデータを第２直列データに変換し、第１データパッチパルスに応答して第２ ＣＲＣ値を第２ ＣＲＣビットに変換し、第２直列データの所定ビットごとに第２ ＣＲＣビットを順次に配列して第２システマチックコードを発生させるステップを含む。

本発明のメモリ装置によれば、システマチックコードの出力時にオリジナルデータ用クロック信号とリダンダントパリティビット用クロック信号とを二元化する。リダンダントパリティビット用クロック信号は、第２データパッチパルスを第２ ＣＲＣ発生部の信号経路を通過させて遅延された第２データパッチパルスと、第１データパッチパルスを第１ ＣＲＣ発生部の信号経路を通過させて遅延された第１データパッチパルスとを使用する。これにより、第１データパッチパルスに応答してオリジナルデータを直列出力し、遅延された第２データパッチパルスに応答してＣＲＣビットを出力して第１システマチックコードを発生させる。第２データパッチパルスに応答してオリジナルデータを直列出力し、遅延された第１データパッチパルスに応答してＣＲＣビットを出力して第２システマチックコードを発生させる。これにより、読出データレーテンシを最小化する。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。

図１は、本発明の一実施形態によるメモリ装置を説明するブロックダイアグラムである。図１のメモリ装置１０は、オリジナルデータ８ビットごとにＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）１ビットを出力するシステマチックコードの発生方法について説明する。これに限定されず、オリジナルデータｍビットごとにＣＲＣ ｎビットを出力するシステマチックコードの発生方法で拡大適用される。

メモリ装置１０は、分割配置された第１バンク１００Ａ〜１００Ｄと第２バンク２００Ａ〜２００Ｄとを備える。第１バンク１００Ａ〜１００Ｄは、内部クロック信号ＩＣＬＫに同期される第１読出命令ＲＤ＿ＢＧ０に応答して第１バンクデータＲＤｇｒｐ０を出力する。第２バンク２００Ａ〜２００Ｄは、内部クロック信号ＩＣＬＫに同期される第２読出命令ＲＤ＿ＢＧ１に応答して第２バンクデータＲＤｇｒｐ１を出力する。４個の第１バンク１００Ａ〜１００Ｄは、例えば、３２個のデータラインを通じてデータを読出する。同様に、４個の第２バンク２００Ａ〜２００Ｄも３２個のデータラインを通じてデータを読出する。これにより、全体的な第１バンクデータＲＤｇｒｐ０と第２バンクデータＲＤｇｒｐ１とのそれぞれは、１２８ビットとなる。

内部クロック信号ＩＣＬＫは、クロック信号入力端子に印加される外部クロック信号ＣＫ,／ＣＫを受信する遅延同期回路ＤＬＬによって発生する。遅延同期回路は、外部クロック信号ＣＬ,／ＣＫと内部クロック信号ＩＣＬＫとの位相を同期させる。第１及び第２バンク読出命令ＲＤ＿ＢＧ０,ＲＤ＿ＢＧ１は、外部制御信号入力端子ＣＫＥ,／ＣＳ,／ＲＡＳ,／ＣＡＳ，／ＷＥで印加される制御信号とアドレス信号入力端子ＢＡ０，ＢＡ１，Ａ０−Ａｉで受信されるアドレス信号との結合ロジックによって発生する。

メモリ装置１０は、チップ中央部にクロック信号入力端子ＣＫ，／ＣＫ、外部制御信号入力端子ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥとアドレス信号入力端子ＢＡ０，ＢＡ１，Ａ０−Ａｉとが配置される領域２０の外側にデータ入出力端子ＤＱ０,１，ＤＱ６,７，ＤＱ２,３，ＤＱ４,５が配置される領域３０,４０で構成されるＯＤＩＣ構造を有する。

説明の便宜上、ＯＤＩＣ構造を基準として上端部に配置される第１バンク１００Ａ,１００Ｂと第２バンク２００Ａ,２００Ｂとから読出されるデータと関連したシステマチックコードを発生させる方法について記述される。そして、第１バンク１００Ａと第２バンク２００Ａとが配置される領域を第１メモリコアブロックと称し、第１バンク１００Ｂと第２バンク２００Ｂとが配置される領域を第２メモリコアブロックと称す。

第１メモリコアブロックで、第１バンク１００ＡのデータＲＤｇｒｐ０は、第１読出クロック信号ＲＤｓｙｎｃ０に応答する第１選択部５２を通じて第１データパッチ部５４に伝えられる。第２バンク２００ＡのデータＲＤｇｒｐ１は、第２読出クロック信号ＲＤｓｙｎｃ１に応答する第１選択部５２を通じて第１データパッチ部５４に伝えられる。第１データパッチパルス発生部５６は、第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを受信して第１データパッチパルスＲＤｓｙｎｃ＿Ａを発生させる。第１データパッチパルス発生部５６は、第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを論理和するＯＲゲートロジックで構成される。

第１データパッチ部５４は、第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して選択部５２を通じて伝えられる第１及び第２バンクデータＲＤｇｒｐ０,ＲＤｇｒｐ１をパッチして第１パッチデータＲＤｍｕｘ＿Ａを出力する。第１パッチデータＲＤｍｕｘ＿Ａは、第１シリアライザ５８と第１ ＣＲＣ発生部５９とに伝送される。

第１シリアライザ５８は、第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して第１パッチデータＲＤｍｕｘ＿Ａを順次に並べて第１及び第２伝送ラインＴｘＰ０,１に出力する。第１ ＣＲＣ発生部５９は、第１パッチデータＲＤｍｕｘ＿Ａと第２ ＣＲＣ発生部６９で発生した第２ ＣＲＣ値とを計算して第１ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＡを発生させる。第１シリアライザ５８は、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して第１ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＡを順次に並べて第１及び第２ ＣＲＣビットＣＲＣ０,１で出力する。

第１伝送ラインＴｘＰ０の直列データと第１ ＣＲＣビットＣＲＣ０とは、第１データ入出力パッドＤＱ０を通じて出力され、第２伝送ラインＴｘＰ１の直列データと第２ ＣＲＣビットＣＲＣ１とは、第２データ入出力パッドＤＱ１を通じて出力される。

このように、第２メモリコアブロックで、第１バンク１００Ｂのデータは、第１読出クロック信号ＲＤｓｙｎｃ０に応答する第２選択部６２を通じて第２データパッチ部６４に伝えられる。第２バンク２００Ｂのデータは、第２読出クロック信号ＲＤｓｙｎｃ１に応答する第２選択部６２を通じて第２データパッチ部６４に伝えられる。第２データパッチパルス発生部６６は、第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを受信して第２データパッチパルスＲＤｓｙｎｃ＿Ｂを発生させる。第２データパッチパルス発生部６６は、第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを論理和するＯＲゲートロジックで構成される。

第２データパッチ部６４は、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して第２選択部６２を通じて伝えられる第１及び第２バンク１００Ｂ,２００Ｂのデータをパッチして第２パッチデータＲＤｍｕｘ＿Ｂを出力する。第２パッチデータＲＤｍｕｘ＿Ｂは、第２シリアライザ６８と第２ ＣＲＣ発生部６９とに伝送される。

第２シリアライザ６８は、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して第２パッチデータＲＤｍｕｘ＿Ｂを順次に並べて第３及び第４伝送ラインＴｘＰ２,３に出力する。第２ ＣＲＣ発生部６９は、第２パッチデータＲＤｍｕｘ＿Ｂと第１ ＣＲＣ発生部５９で発生した第１ ＣＲＣ値とを計算して第２ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＢを発生させる。第２シリアライザ６８は、第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して第２ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＢを順次に並べて第３及び第４ ＣＲＣビットＣＲＣ２,３で出力する。

第３伝送ラインＴｘＰ２の直列データと第３ ＣＲＣビットＣＲＣ２とは、第３データ入出力パッドＤＱ２を通じて出力され、第４伝送ラインＴｘＰ３の直列データと第４ ＣＲＣビットＣＲＣ３とは、第４データ入出力パッドＤＱ３を通じて出力される。

図２は、メモリ装置１０の動作を説明するタイミングダイアグラムである。図２を参照すれば、内部クロック信号ＩＣＬＫに応答して第１読出命令ＲＤ＿ＢＧ０と第２読出命令ＲＤ＿ＢＧ１とが順次に入力される。第１読出命令ＲＤ＿ＢＧ０に応答して第１バンク１００Ａ〜１００Ｄから１２８ビットの第１バンクデータＲＤｇｒｐ０が出力され、第２読出命令ＲＤ＿ＢＧ１に応答して第２バンク２００Ａ〜２００Ｄから１２８ビットの第２バンクデータＲＤｇｒｐ１が出力される。

第１バンクデータＲＤｇｒｐ０に対応する第１読出クロック信号ＲＤｓｙｎｃ０が発生し、第２バンクデータＲＤｇｒｐ１に対応する第２読出クロック信号ＲＤｓｙｎｃ１が発生する。第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを論理和して第１データパッチパルスＲＤｓｙｎｃ＿Ａが発生する。第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して第１バンクデータＲＤｇｒｐ０と第２バンクデータＲＤｇｒｐ１とをパッチして第１パッチデータＲＤｍｕｘ＿Ａを発生させる。このように、第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを論理和して第２データパッチパルスＲＤｓｙｎｃ＿Ｂが発生し、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して第２パッチデータＲＤｍｕｘ＿Ｂを発生させる。

この後、第１パッチデータＲＤｍｕｘ＿Ａと第２ ＣＲＣ発生部６９（図１）で発生した第２ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＢとを計算して第１ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＡを発生させ、第２パッチデータＲＤｍｕｘ＿Ｂと第１ ＣＲＣ発生部５９（図１）で発生した第１ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＡとを計算して第２ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＢを発生させる。

第２データパッチパルスＲＤｓｙｎｃ＿Ｂを第２ ＣＲＣ発生部６９の信号経路を通過させて遅延された第２データパッチパルスＲＤｓｙｎｃ＿Ｂｔｒｖｓが発生し、第１データパッチパルスＲＤｓｙｎｃ＿Ａを第１ ＣＲＣ発生部５９の信号経路を通過させて遅延された第１データパッチパルスＲｄｓｙｎｃ＿Ａｔｒｖｓが発生する。

第１シリアライザ５８（図１）は、第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して第１パッチデータＲＤｍｕｘ＿Ａを順次に並べ、遅延された第２データパッチパルスＲＤｓｙｎｃ＿Ｂｔｒｖｓに応答して第１ ＣＲＣ値を順次に並べ、第１及び第２データ入出力パッドＤＱ０,ＤＱ１に第１パッチデータＲＤｍｕｘ＿Ａ８ビットごとに第１ ＣＲＣビットＣＲＣ０,１を出力する。第２シリアライザ６８（図１）は、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して第２パッチデータＲＤｍｕｘ＿Ｂを順次に並べ、遅延された第１データパッチパルスＲＤｓｙｎｃ＿Ａｔｒｖｓに応答して第２ ＣＲＣ値を順次に並べ、第３及び第４データ入出力パッドＤＱ２,ＤＱ３に第２パッチデータＲＤｍｕｘ＿Ｂ８ビットごとに第２ ＣＲＣビットＣＲＣ２,３を出力する。このように、第５ないし第８データ入出力パッドＤＱ４〜ＤＱ７にも８ビットパッチデータごとにＣＲＣビットＣＲＣ４〜ＣＲＣ７が出力される。

これにより、１２８ビットの第１バンクデータＲＤｇｒｐ０は、第１ないし第８データ入出力パッドＤＱ０〜７のそれぞれを通じて８ビットデータごとに１ビットのＣＲＣビットで構成されたシステマチックコードとして発生する。すなわち、１２８ビットの第１バンクデータＲＤｇｒｐ０は、１６ビットのＣＲＣビットを有する。

メモリ装置１０は、第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して８ビットオリジナルデータを直列出力し、遅延された第２データパッチパルスＲＤｓｙｎｃ＿Ｂｔｒｖｓに応答して１ビットＣＲＣビットを出力して第１システマチックコードを発生させる。また、メモリ装置１０は、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して８ビットオリジナルデータを直列出力し、遅延された第１データパッチパルスＲＤｓｙｎｃ＿Ａｔｒｖｓに応答して１ビットＣＲＣビットを出力して第２システマチックコードを発生させる。したがって、メモリ装置１０は、システマチックコード出力時にオリジナルデータ用クロック信号とリダンダントパリティビット用クロック信号とを二元化し、読出データレーテンシを最小化する。

本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

本発明は、半導体メモリ関連の技術分野に適用可能である。

本発明の一実施形態によるメモリ装置を説明する図面である。 図１のメモリ装置の動作を説明するタイミングダイアグラムである。

符号の説明

１０ メモリ装置
２０ アドレス信号入力端子が配置される領域
３０，４０ データ入出力端子が配置される領域
５２ 第１選択部
５４ 第１データパッチ部
５６ 第１データパッチパルス発生部
５８ 第１シリアライザ
５９ 第１ ＣＲＣ発生部
６２ 第２選択部
６４ 第２データパッチ部
６６ 第２データパッチパルス発生部
６８ 第２シリアライザ
６９ 第２ ＣＲＣ発生部
１００Ａ〜１００Ｄ 第１バンク
２００Ａ〜２００Ｄ 第２バンク

Claims (22)

1. システマチックコードを発生させるメモリ装置において、
   第１読出パルスに応答してメモリコアブロックから読出される並列データをパッチするデータパッチ部と、
   第１読出パルスから読出データに該当するＣＲＣコードの発生にかかる時間ほど遅延された第２読出パルスを発生させるレプリカ遅延部と、
   前記第１読出パルスが発生した後、所定時間遅延された第２読出パルスに応答してＣＲＣコードを発生させるＣＲＣ発生部と、
   前記第１読出パルスに応答して前記並列データを直列データに変換し、前記直列データの所定ビットごとに前記ＣＲＣコードを順次に配列して前記システマチックコードを出力するシリアライザと、を備えることを特徴とするメモリ装置。
2. 前記システマチックコードは、
   前記メモリ装置のデータ入出力パッドを通じて出力されることを特徴とする請求項１に記載のメモリ装置。
3. システマチックコードを発生させるメモリ装置において、
   第１及び第２メモリセルアレイブロックに分割配置された第１バンクと、
   第１データパッチパルスに応答して第１メモリセルアレイブロックから読出された第１並列データをパッチして第１パッチデータとして出力する第１データパッチ部と、
   前記第１パッチデータと第２ ＣＲＣ発生部で発生した第２ ＣＲＣ値とを計算して第１ ＣＲＣ値を発生させる第１ ＣＲＣ発生部と、
   第２データパッチパルスに応答して第２メモリセルアレイブロックから読出された第２並列データをパッチして第２パッチデータとして出力する第２データパッチ部と、
   前記第２パッチデータと前記第１ ＣＲＣ発生部で発生した前記第１ ＣＲＣ値とを計算して前記第２ ＣＲＣ値を発生させる第２ ＣＲＣ発生部と、
   前記第１データパッチパルスに応答して前記第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して前記第１ ＣＲＣ値を第１ ＣＲＣビットに変換し、前記第１直列データの所定ビットごとに前記第１ ＣＲＣビットを順次に配列して第１システマチックコードを発生させる第１シリアライザと、
   前記第２データパッチパルスに応答して前記第２パッチデータを第２直列データに変換し、遅延された第１データパッチパルスに応答して前記第２ ＣＲＣ値を第２ ＣＲＣビットに変換し、前記第２直列データの所定ビットごとに前記第２ ＣＲＣビットを順次に配列して第２システマチックコードを発生させる第２シリアライザと、を備えることを特徴とするメモリ装置。
4. 前記遅延された第２データパッチパルスは、
   前記第２データパッチパルスを前記第２ ＣＲＣ発生部の信号経路を通過させて遅延させたことを特徴とする請求項３に記載のメモリ装置。
5. 前記遅延された第１データパッチパルスは、
   前記第１データパッチパルスを前記第１ ＣＲＣ発生部の信号経路を通過させて遅延させたことを特徴とする請求項３に記載のメモリ装置。
6. 前記メモリ装置は、
   ＯＤＩＣ（Ｏｕｔｅｒ Ｄａｔａ Ｉｎｎｅｒ Ｃｏｍｍａｎｄ）構造を有することを特徴とする請求項３に記載のメモリ装置。
7. 前記第１及び第２シリアライザは、
   前記メモリ装置のデータ入出力パッドとそれぞれ連結され、前記第１及び第２システマチックコードを出力することを特徴とする請求項３に記載のメモリ装置。
8. 前記メモリ装置は、
   分割配置された少なくとも２個以上のバンクを備える少なくとも２個以上のメモリコアブロックと、
   第１メモリコアブロックにおいて、第１読出クロック信号に応答して第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されたデータを選択する第１選択部と、
   第２メモリコアブロックにおいて、前記第１読出クロック信号に応答して前記第１バンクから読出されたデータを選択し、前記第２読出クロック信号に応答して前記第２バンクから読出されるデータを選択する第２選択部と、
   前記第１メモリコアブロックにおいて、前記第１読出クロック信号と前記第２読出クロック信号とに応答して第１データパッチパルスを発生させる第１データパッチパルス発生部と、
   前記第２メモリコアブロックにおいて、前記第１読出クロック信号と前記第２読出クロック信号とに応答して第２データパッチパルスを発生させる第２データパッチパルス発生部と、をさらに備えることを特徴とする請求項３に記載のメモリ装置。
9. 前記遅延された第２データパッチパルスは、
   前記第２データパッチパルスを前記第２ ＣＲＣ発生部の信号経路を通過させて遅延させたことを特徴とする請求項８に記載のメモリ装置。
10. 前記遅延された第１データパッチパルスは、
    前記第１データパッチパルスを前記第１ ＣＲＣ発生部の信号経路を通過させて遅延させたことを特徴とする請求項８に記載のメモリ装置。
11. 前記メモリ装置は、
    ＯＤＩＣ（Ｏｕｔｅｒ Ｄａｔａ Ｉｎｎｅｒ Ｃｏｍｍａｎｄ）構造を有することを特徴とする請求項８に記載のメモリ装置。
12. 前記第１及び第２シリアライザは、
    前記メモリ装置のデータ入出力パッドとそれぞれ連結され、前記第１及び第２システマチックコードを出力することを特徴とする請求項８に記載のメモリ装置。
13. 第１読出パルスに応答してメモリコアブロックから読出される並列データをパッチするステップと、
    前記第１読出パルスから所定時間遅延された第２読出パルスを発生させるステップと、
    前記第２読出パルスに応答して前記並列データに基づいて前記ＣＲＣコードを発生させるステップと、
    前記第１読出パルスに応答して前記並列データを直列データに変換し、前記直列データの所定ビットごとに前記ＣＲＣコードを順次に配列して前記システマチックコードを出力するステップと、を含むことを特徴とするシステマチックコードの発生方法。
14. 前記システマチックコードは、
    前記メモリ装置のデータ入出力パッドを通じて出力されることを特徴とする請求項１３に記載のシステマチックコードの発生方法。
15. 第１メモリセルアレイブロックと第２メモリセルアレイブロックとに分割配置された第１バンクの前記第１メモリセルアレイブロックを備える第１メモリコアブロックと、前記第２メモリセルアレイブロックを備える第２メモリコアブロックとを備えるメモリ装置において、
    第１データパッチパルスに応答して前記第１メモリコアブロックから読出された第１並列データをパッチして第１パッチデータとして出力するステップと、
    第２データパッチパルスに応答して前記第２メモリコアブロックから読出された第２並列データをパッチして第２パッチデータとして出力するステップと、
    前記第１パッチデータと多数の第２ ＣＲＣ値とを計算して多数の第１ ＣＲＣ値を発生させるステップと、
    前記第２パッチデータと多数の前記第１ ＣＲＣ値とを計算して前記第２ ＣＲＣ値を発生させるステップと、
    前記第１データパッチパルスに応答して前記第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して前記第１ ＣＲＣ値を第１ ＣＲＣビットに変換し、前記第１直列データの所定ビットごとに前記第１ ＣＲＣビットを順次に配列して第１システマチックコードを発生させるステップと、
    前記第２データパッチパルスに応答して前記第２パッチデータを第２直列データに変換し、遅延された第１データパッチパルスに応答して前記第２ ＣＲＣ値を第２ ＣＲＣビットに変換し、前記第２直列データの所定ビットごとに前記第２ ＣＲＣビットを順次に配列して第２システマチックコードを発生させるステップと、を含むことを特徴とするシステマチックコードの発生方法。
16. 前記遅延された第２データパッチパルスは、
    前記第２データパッチパルスを前記第２ ＣＲＣ値を発生させる信号経路を通過して遅延されたことを特徴とする請求項１５に記載のシステマチックコードの発生方法。
17. 前記遅延された第１データパッチパルスは、
    前記第１データパッチパルスを前記第１ ＣＲＣ値を発生させる信号経路を通過して遅延されたことを特徴とする請求項１５に記載のシステマチックコードの発生方法。
18. 前記第１及び第２システマチックコードは、
    前記メモリ装置のデータ入出力パッドに出力することを特徴とする請求項１５に記載のシステマチックコードの発生方法。
19. 前記システマチックコードの発生方法は、
    前記第１メモリコアブロックは、前記第１メモリコアブロックと前記第２メモリコアブロックとを備える少なくとも２個のメモリコアブロックのうち一つであり、各メモリコアブロックは、前記第１バンクと前記第２バンクとを備える少なくとも２個のバンクを備え、前記第１メモリコアブロックで第１読出クロック信号に応答して前記第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されたデータを選択するステップと、
    第２メモリコアブロックで、前記第１読出クロック信号に応答して前記第１バンクから読出されたデータを選択し、前記第２読出クロック信号に応答して前記第２バンクから読出されるデータを選択するステップと、
    前記第１メモリコアブロックで、前記第１読出クロック信号と前記第２読出クロック信号とに応答して第１データパッチパルスを発生させるステップと、
    前記第２メモリコアブロックで、前記第１読出クロック信号と前記第２読出クロック信号とに応答して第２データパッチパルスを発生させるステップと、をさらに含むことを特徴とする請求項１５に記載のシステマチックコードの発生方法。
20. 前記遅延された第２データパッチパルスは、
    前記第２データパッチパルスを前記第２ ＣＲＣ値を発生させる信号経路を通過して遅延されたことを特徴とする請求項１９に記載のシステマチックコードの発生方法。
21. 前記遅延された第１データパッチパルスは、
    前記第１データパッチパルスを前記第１ ＣＲＣ値を発生させる信号経路を通過して遅延されたことを特徴とする請求項１９に記載のシステマチックコードの発生方法。
22. 前記第１及び第２システマチックコードは、
    前記メモリ装置のデータ入出力パッドに出力することを特徴とする請求項１９に記載のシステマチックコードの発生方法。

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