CN101241768A - 使用双时钟产生系统代码的存储器装置及其方法 - Google Patents

使用双时钟产生系统代码的存储器装置及其方法 Download PDF

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Abstract

一种存储器装置，可以包括存储核心块、数据修补单元、循环冗余校验(CRC)产生单元和/或串行器。数据修补单元可配置来响应于第一读取脉冲，修补从存储核心块读取的并行数据。CRC产生单元可配置来响应于第二读取脉冲，基于并行数据产生CRC代码，第二读取脉冲从如果产生第一读取脉冲被延迟一段时间。串行器可配置来响应于第一读取脉冲将并行数据转换为串行数据，和/或为串行数据的多位按顺序安排CRC代码以产生系统代码。

Description

使用双时钟产生系统代码的存储器装置及其方法
技术领域
各示例实施例涉及一种半导体存储器装置和/或其方法，并且例如，涉及一种使用双时钟输出系统代码的存储器装置和/或其方法。
背景技术
数字数据传送系统中，最好检测并校正在传输期间导致的比特错误而不需要再传输包括错误的数据。在传统的错误校正系统中，发射机产生代码，其中特定的冗余校验位被添加到要传输的原始数据。
在信道编码理论中，定义了包括原始数据和与原始数据相关联的冗余奇偶位的系统代码。
随着半导体存储器装置的操作速度增加，信道位错误率(BER)增加。因此，需要用于检测和校正信道错误的技术。因此，半导体存储器装置使用内部产生系统代码并将该系统代码传输给外部控制器的方法。
在系统代码中，从存储器单元阵列输出的数据成为原始数据，而通过编码存储器单元阵列的输出数据获得的各位成为冗余奇偶位。
因为冗余奇偶位由对原始数据执行单独或(OR)操作的逻辑电路生成，所以需要显著的等待时间。因此，在输出系统代码的半导体存储器装置中，读取数据等待时间更长。
发明内容
各示例实施例提供一种使用双时钟方法输出系统代码的存储器装置。
各示例实施例提供一种由存储器装置执行的系统代码产生方法。
根据示例实施例，存储器装置可包括存储核心(memory core)块、数据修补(patch)单元、循环冗余校验(CRC)发生单元和/或串行器。数据修补单元可配置来响应于第一读取脉冲，修补从存储核心块读取的并行数据。循环冗余校验(CRC)产生单元可配置来响应于第二读取脉冲，基于并行数据产生CRC代码，第二读取脉冲从如果产生第一读取脉冲被延迟一段时间。串行器可配置来响应于第一读取脉冲将并行数据转换为串行数据，和/或对串行数据的多位按顺序安排CRC代码以产生系统代码。
根据示例实施例，可通过存储器装置的数据输入/输出焊盘(pad)输出系统代码。
根据示例实施例，复制延迟单元可产生第二读取脉冲，和/或第二读取脉冲可从如果产生第一读取脉冲到如果产生与并行数据相对应的CRC代码被延迟一段时间。
根据示例实施例，存储器装置可包括至少第一存储体(bank)、第一数据修补单元、第一循环冗余校验(CRC)发生器、第二数据修补单元、第二CRC发生器、第一串行器和/或第二串行器。所述至少第一存储体可以在至少第一存储器单元阵列块和第二存储器单元阵列块之间分割，第一存储器单元阵列块包括在第一存储核心块中，和/或第二存储器单元阵列块包括在第二存储核心块中。第一数据修补单元可配置来响应于第一数据修补脉冲，修补从第一存储核心块读取的第一并行数据，并输出第一并行数据作为第一修补数据。第一CRC发生器可配置来基于第一修补数据和多个第二CRC值产生多个第一CRC值。第二数据修补单元可配置来响应于第二数据修补脉冲，修补从第二存储核心块读取的第二并行数据，并输出第二并行数据作为第二修补数据。第二CRC发生器可配置来基于第二修补数据和多个第一CRC值产生多个第二CRC值。第一串行器可配置来响应于第一数据修补脉冲，将第一修补数据转换为第一串行数据，响应于延迟的第二数据修补脉冲将多个第一CRC值转换为多个第一CRC位，和/或为第一串行数据的多个位按顺序安排多个第一CRC位以产生第一系统代码。第二串行器可配置来响应于第二数据修补脉冲，将第二修补数据转换为第二串行数据，响应于延迟的第一数据修补脉冲将多个第二CRC值转换为多个第二CRC位，和/或为第二串行数据的多个位按顺序安排多个第二CRC位以产生第二系统代码。
根据示例实施例，存储器装置可包括至少两个存储核心块、第一选择单元、第二选择单元、第一数据修补脉冲发生单元和/或第二数据修补脉冲发生单元。所述至少两个存储核心块可包括第一存储核心块和第二存储核心块，每个存储核心块包括至少两个存储体，其包括彼此分离的第一存储体和第二存储体。包括在第一存储核心块内的第一选择单元，可配置来响应于第一读取时钟信号选择从第一存储体读取的数据，和/或响应于第二读取时钟信号选择从第二存储体读取的数据。包括在第二存储核心块内的第二选择单元，可配置来响应于第一读取时钟信号选择从第一存储体读取的数据，和/或响应于第二读取时钟信号选择从第二存储体读取的数据。第一数据修补脉冲发生单元可配置来响应于第一读取时钟信号和第二读取时钟信号，在第一存储核心块中产生第一数据修补脉冲。第二数据修补脉冲发生单元可配置来响应于第一读取时钟信号和第二读取时钟信号，在第二存储核心块中产生第二数据修补脉冲。
根据示例实施例，延迟的第二数据修补脉冲可以是通过将第二数据修补脉冲通过第二CRC发生器的信号通道而延迟的信号。
根据示例实施例，延迟的第一数据修补脉冲可以是通过将第一数据修补脉冲通过第一CRC发生器的信号通道而延迟的信号。
根据示例实施例，存储器装置可具有外部数据内部命令(ODIC)结构。
根据示例实施例，第一串行器和第二串行器可连接到存储器装置的两个数据输入/输出焊盘，以输出第一系统代码和第二系统代码。
根据示例实施例，一种方法可包括响应于第一读取脉冲修补从存储核心块读取的并行数据。可产生从如果产生第一读取脉冲延迟一段时间的第二读取脉冲。可响应于第二读取脉冲基于并行数据产生CRC代码。可响应于第一读取脉冲将并行数据转换为串行数据，并为串行数据的多个位按顺序安排CRC代码以产生系统代码。
根据示例实施例，可通过存储器装置的数据输入/输出焊盘输出系统代码。
根据示例实施例，一种方法可包括：响应于第一数据修补脉冲修补从第一存储核心块读取的第一并行数据，并输出第一并行数据作为第一修补数据，第一存储核心块包括第一存储器单元阵列块，第一存储器单元阵列块包括在至少第一存储体中，该至少第一存储体在第一存储器单元阵列块和第二存储器单元阵列块之间分割，第二存储器单元阵列块包括在第二存储核心块中。可响应于第二数据修补脉冲修补从第二存储核心块读取的第二并行数据，和/或输出第二并行数据作为第二修补数据。可基于第一修补数据和多个第二CRC值产生多个第一CRC值。可基于第二修补数据和多个第一CRC值产生多个第二CRC值。可响应于第一数据修补脉冲将第一修补数据转换为第一串行数据，可响应于延迟的第二数据修补脉冲将多个第一CRC值转换为多个第一CRC位，和/或可对第一串行数据的多个位按顺序安排多个第一CRC位以产生第一系统代码。可响应于第二数据修补脉冲将第二修补数据转换为第二串行数据，可响应于延迟的第一数据修补脉冲将多个第二CRC值转换为多个第二CRC位，和/或可对第二串行数据的多个位按顺序安排多个第二CRC位以产生第二系统代码。
根据示例实施例，所述方法可包括：在第一存储核心块中，响应于第一读取时钟信号选择从第一存储体读取的数据，并且响应于第二读取时钟信号选择从第二存储体读取的数据，第一存储核心块是包括第一存储核心块和第二存储核心块的至少两个存储核心块之一，每个存储核心块至少包括两个存储器，其第一存储体和第二存储体。在第二存储核心块中，可响应于第一读取时钟信号选择从第一存储体读取的数据，并且可响应于第二读取时钟信号选择从第二存储体读取的数据。在第一存储核心块中，可响应于第一读取时钟信号和第二读取时钟信号产生第一数据修补脉冲。在第二存储核心块中，可响应于第一读取时钟信号和第二读取时钟信号产生第二数据修补脉冲。
根据示例实施例，延迟的第二数据修补脉冲可以是通过将第二数据修补脉冲通过用于产生多个CRC值的信号通道而延迟的信号。
根据示例实施例，延迟的第一数据修补脉冲可以是通过将第一数据修补脉冲通过用于产生多个第一CRC值的信号通道而延迟的信号。
根据示例实施例，可通过存储器装置的两个数据输入/输出焊盘输出第一和第二系统代码。
因此，在根据示例实施例的存储器装置中，如果输出系统代码，则可以分别使用原始数据的时钟信号和冗余奇偶位的时钟信号。利用通过将第二数据修补脉冲通过第二CRC发生器的信号通道而延迟的第二数据修补脉冲、和/或通过将第一数据修补脉冲通过第一CRC发生器的信号通道而延迟的第一数据修补脉冲，可产生冗余奇偶位的时钟信号。因此，通过响应于第一数据修补脉冲串行输出原始数据、以及响应于延迟的第二数据修补脉冲输出CRC位，可产生第一系统代码。通过响应于第二数据修补脉冲串行输出原始数据、以及响应于延迟的第一数据修补脉冲输出CRC位，可产生第二系统代码。因此，可以减少读取数据等待时间。
附图说明
结合附图，从各示例实施例的以下详细描述中，上述和/或其它方面和优点将变得更明显且更易于理解，在附图中：
图1是根据示例实施例的存储器装置的电路图；以及
图2是图示图1中图示的存储器装置的操作的示例时序图。
具体实施方式
现在，将在下文中参考附图更完全地描述各示例实施例。然而，各实施例可以是很多不同的形式，并且不应当被解释为局限于在此提出的各示例实施例。而是，提供这些示例实施例使得本公开对本领域技术人员来说是彻底的和完整的，并且将充分地传达范围。为清楚起见，附图中可能夸大了层和区域的厚度。
将理解，当组件被称为位于另一个组件″之上″、″连接到″或″耦合到″另一个组件时，该组件可直接位于另一个组件之上、连接到或耦合到另一个组件或者可能存在中间的组件。相反，当组件称为″直接位于另一个组件之上″、″直接连接到″或″直接耦合到″另一个组件时，不存在中间的组件。如在此使用的，术语″和/或″包括一个或多个相关联的列出的术语的任何或全部组合。
将理解，尽管在此使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分应当不受这些术语限制。这些术语仅仅用于将一个元件、组件、区域、层或部分区别于另一个元件、组件、区域、层或部分。因此，以下描述的第一元件、组件、区域、层或部分可以称之为第二元件、组件、区域、层或部分，而不脱离各示例实施例的教导。
可在此使用如″在…之下″、″在…下面″、″低于″、″在…之上″、″上面″等的空间关系术语，来方便描述如图中所示的一个组件或特征与另一(各)组件或(各)特征的关系。还将理解，各空间关系术语旨在包括除了在图中描绘的方向之外、在使用和操作中的设备的不同方向。
在此使用的术语仅仅是为了描述特定的示例实施例的目的而意图不在于限制。如在此使用的，除非上下文清楚地指示，否则单数形式″一(a)″、″一(an)″和″该(the)″旨在也包括复数形式。还将理解，当在说明书中使用时，术语″包括(comprise)″和/或″包括(comprising)″指定列出的特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件和/或组件的存在或添加。
除非另外定义，在此使用的全部术语(包括技术和科学术语)具有与示例实施例所属领域的普通技术人员通常理解的相同含义。还将理解，各术语(如在通常使用的词典中定义的那些术语)应当被解释为具有与它们在相关技术领域的环境中的意思一致的意思，并且将不以理想化或过份形式的含义解释，除非在此明确如此定义。
现在将参考在附图中图示的各示例实施例，在附图中贯穿全文相同的附图标记指示相同的组件。
图1是根据示例实施例的存储器装置10的电路图。
对于其中对8位原始数据输出1个循环冗余校验(CRC)位的系统代码产生方法，描述了在图1中图示的存储器装置10。然而，示例实施例不限于此，可使用其中对m位原始数据输出n个CRC位的系统代码产生方法。
参考图1，存储器装置10可包括多个存储体。第一存储体可包括彼此分离的存储器单元阵列块100A至100D。第二存储体可包括彼此分离的存储器单元阵列块200A至200D。响应于与内部时钟信号ICLK同步的第一读取命令RD BG0，第一存储体100A至100D可输出第一存储体数据RDgrp0。响应于与内部时钟信号ICLK同步的第二读取命令RD_BG1，第二存储体200A至200D可输出第二存储体数据RDgrp1。每个第一存储体可通过多条数据线(例如32条数据线)读取数据。每个第二存储体可通过多条数据线(例如32条数据线)读取数据。因此，可以为第一存储体数据RDgrp0和第二存储体数据RDgrp1的每个分配128位。然而，示例实施例不限于此，并且第一存储体和第二存储体的每个可通过任何数量的数据线读取数据。
可通过延迟同步电路DLL(未示出)来产生内部时钟信号ICLK，该延迟同步电路DLL通过时钟信号输入端接收外部时钟信号CK和/CK。延迟锁相环电路DLL(未示出)可使外部时钟信号CK和/CK的相位与内部时钟信号ICLK的相位同步。可通过逻辑电路产生第一存储体和第二存储体读取命令RD_BG0和RD_BG1，该逻辑电路配置来将施加到外部控制信号输入端CKE、/CS、/RAS、/CAS以及/WE的控制信号、与通过地址信号输入端BA0、BA1以及A0-Ai接收的地址信号相耦合。
存储器装置10可包括外部数据内部命令(ODIC，Outer Data InnerCommand)结构，其中包括时钟信号输入端CK和/CK、外部控制信号输入端CKE、/CS、/RAS、/CAS和/WE、和/或地址信号输入端BA0、BA1以及A0-Ai的区域20，可以被放置在存储器装置10的中心部分。存储器装置10可包括区域30和/或区域40，区域30包括数据输入/输出焊盘DQ0、DQ1、DQ6和/或DQ7，区域40包括数据输入/输出焊盘DQ2、DQ3、DQ4和/或DQ5，区域30和/或区域40可以围绕区域20放置。
为了描述方便，下面将描述一种用于产生系统代码的方法，该系统代码与从放置在ODIC结构上的第一存储体100A和100B、以及第二存储体200A和200B读取的数据相关联。其中放置第一存储体100A和第二存储体200A的区域称为第一存储核心块，而其中放置第一存储体100B和第二存储体200B的区域称为第二存储核心块。用于产生与从放置在ODIC结构下的第一存储体100C和100D以及第二存储体200C和200D读取的数据相关联的系统代码的方法，可以与对于放置在该结构之上的第一存储体100A和100B以及第二存储体200A和200B的方法相同，因此，省略对它的描述。
在第一存储核心块中，响应于第一读取时钟信号RDsync0，可将第一存储体100A的数据RDgrp0通过第一选择单元52传送到第一数据修补单元54。响应于第二读取时钟信号RDsync1，可将第二存储体200A的数据RDgrp1通过第一选择单元52传送到第一数据修补单元54。第一数据修补脉冲发生器56可接收第一读取时钟信号RDsync0和第二读取时钟信号RDsync1，并产生第一数据修补脉冲RDsync A。第一数据修补脉冲发生器56可以是用于对第一读取时钟信号RDsync0和第二读取时钟信号RDsync1执行或逻辑操作的或门。
响应于第一数据修补脉冲RDsync_A，第一数据修补单元54可修补从第一选择单元52传送的第一存储体数据和第二存储体数据RDgrp0和RDgrp1，并输出第一修补数据RDmux_A。可将第一修补数据RDmux_A传送到第一串行器58和/或第一CRC发生器59。
响应于第一数据修补脉冲RDsync_A，第一串行器58可以期望的或者预定的顺序安排第一修补数据RDmux_A，并将得到的第一修补数据RDmux_A输出到第一传输线和第二传输线TxP0和TxP1。第一CRC发生器59可计算第一修补数据RDmux_A和由第二CRC发生器69产生的第二CRC值，并产生第一CRC值RDmux_CRCA。响应于第二数据修补脉冲RDsync_B，第一串行器58可以期望的或者预定的顺序安排第一CRC值RDmux_CRCA，并输出第一和第二CRC位CRC0和CRC1。
可以通过第一数据输入/输出焊盘DQ0输出第一CRC位CRC0和第一传输线TxP0的串行数据，和/或可以通过第二数据输入/输出焊盘DQ1输出第二CRC位CRC1和第二传输线TxP1的串行数据。
在第二存储核心块中，响应于第一读取时钟信号RDsync0，可通过第二选择单元62将第一存储体100B的数据传送到第二数据修补单元64。响应于第二读取时钟信号RDsync1，可通过第二选择单元62将第二存储体200B的数据传送到第二数据修补单元64。第二数据修补脉冲发生单元66可接收第一读取时钟信号RDsync0和第二读取时钟信号RDsync1，并产生第二数据修补脉冲RDsync_B。第二数据修补脉冲发生器66可以是用于对第一读取时钟信号RDsync0和第二读取时钟信号RDsync1执行或逻辑操作的或逻辑门。
响应于第二数据修补脉冲RDsync_B，第二数据修补单元64可修补通过第二选择单元62传输的第一存储体和第二存储体100B和200B的数据，并输出第二修补数据RDmux_B。第二修补数据RDmux_B可以被传送到第二串行器68和/或第二CRC发生器69。
响应于第二数据修补脉冲RDsync_B，第二串行器68可以期望的或者预定的顺序安排第二修补数据RDmux_B，并将得到的第二修补数据RDmux_B输出到第三传输线和第四传输线TxP2和TxP3。第二CRC发生器69可利用第二修补数据RDmux_B和由第一CRC发生器59产生的第一CRC值，产生第二CRC值RDmux_CRCB。响应于第一数据修补脉冲RDsync_A，第二串行器68可以期望的或者预定的顺序安排第二CRC值RDmux_CRCB，并将第二CRC值RDmux_CRCB输出到第三CRC位和第四CRC位CRC2和CRC3。
可以通过第三数据输入/输出焊盘DQ2输出第三CRC位CRC2和第三传输线TxP2的串行数据，和/或可以通过第四数据输入/输出焊盘DQ3输出第四CRC位CRC3和第四传输线TxP3的串行数据。用于产生与从在ODIC结构下放置的第一存储体100C和100D、以及第二存储体200C和200D读取的数据相关联的系统代码的方法，可以类似地使用传输线TXP4-7和输出焊盘DQ4-DQ7来输出与其相关联的系统代码(例如CRC位CRC0到CRC7)、以及与其相关联的串行数据。
图2是图示存储器装置10的操作的示例时序图。参考图1和2，响应于内部时钟信号ICLK，可以顺序地接收第一读取命令RD_BG0和第二读取命令RD_BG1。响应于第一读取命令RD_BG0，可从第一存储体100A至100D输出128位的第一存储体数据RDgrp0，和/或响应于第二读取命令RD_BG1，可从第二存储体200A至200D输出128位的第二存储体数据RDgrp1。
可以产生与第一存储体数据RDgrp0对应的第一读取时钟信号RDsyn0，和/或可以产生与第二存储体数据RDgrp1对应的第二读取时钟信号RDsync1。可以对第一读取时钟信号RDsync0和/或第二读取时钟信号RDsync1执行或逻辑操作，以产生第一数据修补脉冲RDsync_A。响应于第一数据修补脉冲RDsync_A，可修补第一存储体数据RDgrp0和第二存储体数据RDgrp1以产生第一修补数据RDmux_A。可以对第一读取时钟信号RDsync0和第二读取时钟信号RDsync1执行或逻辑操作，以产生第二数据修补脉冲RDsync_B。响应于第二数据修补脉冲RDsync_B，可产生第二修补数据RDmux_B。
第一修补数据RDmux_A和由第二CRC发生器69产生的第二CRC值RDmux_CRCB，可以用于产生第一CRC值RDmux_CRCA。第二修补数据RDmux_B和由第一CRC发生器59产生的第一CRC值RDmux_CRCA，可以用于产生第二CRC值RDmux_CRCB。
第二数据修补脉冲RDsync_B可通过第二CRC发生器69的信号通道，以产生延迟的第二数据修补脉冲RDsync_Btrvs。第一数据修补脉冲RDsync_A可通过第一CRC发生器59的信号通道，以产生延迟的第一数据修补脉冲RDsync_Atrvs。
第一串行器58可响应于第一数据修补脉冲RDsync_A，以期望的或者预定的顺序安排第一修补数据RDmux_A、和/或响应于延迟的第二数据修补脉冲RDsync_Btrvs以期望的或者预定的顺序安排第一CRC值，以为第一修补数据RDmux_A的每8位输出第一CRC位CRC0和CRC1到第一和第二数据输入/输出焊盘DQ0和DQ1。第二串行器68可响应于第二数据修补脉冲RDsync B以期望的或者预定的顺序安排第二修补数据RDmux_B、和/或响应于延迟的第一数据修补脉冲RDsync_Btrvs，以期望的或者预定的顺序安排第二CRC值，以为第一修补数据RDmux_B的每8位输出第二CRC位CRC2和CRC3到第三和第四数据输入/输出焊盘DQ2和DQ3。同样地，可以为修补数据的每8位输出CRC位CRC4至CRC7到第五至第八数据输入/输出焊盘DQ4至DQ7。例如，CRC位CRC4至CRC7可与从放置在ODIC结构下的第一存储体100C和100D、以及第二存储体200C和200D读取的数据相关联。
因此，第一存储体数据RDgrp0的128位可通过第一至第八数据输入/输出焊盘DQ0至DQ7以产生系统代码，在每个系统代码中给每8位数据分配1个CRC位。例如，第一存储体数据RDgrp0的128位可被分配16个CRC位。
存储器装置10可响应于第一数据修补脉冲RDsync_A串行输出8位原始数据、和/或响应于延迟的第二数据修补脉冲RDsync_Btrvs输出1个CRC位，从而产生第一系统代码。存储器装置10可响应于第二数据修补脉冲RDsync_B串行输出8位原始数据、和/或响应于延迟的第一数据修补脉冲RDsync_Atrvs输出1个CRC位，从而产生第二系统代码。因此，在根据示例实施例的存储器装置100中，因为如果产生系统代码则分别使用原始数据的时钟信号和奇偶位的时钟信号，所以可以减少读取数据等待时间。
虽然在说明书和附图中已经示出和描述了各示例实施例，但是本领域技术人员将意识到：可以对图示和/或描述的各示例实施例进行改变而不脱离其原理和精神。
优先权声明
本申请要求于2006年12月29日向韩国知识产权局提交的韩国专利申请No.10-2006-0138776的优先权的利益，在此通过引用并入其全部内容。

Claims (22)

1.一种存储器装置，包括：
存储核心块；
数据修补单元，配置来响应于第一读取脉冲修补从存储核心块读取的并行数据；
循环冗余校验CRC产生单元，配置来响应于第二读取脉冲，基于并行数据产生CRC代码，所述第二读取脉冲从如果产生第一读取脉冲被延迟一段时间；以及
串行器，配置来响应于第一读取脉冲将并行数据转换为串行数据，并为串行数据的多位按顺序安排CRC代码以产生系统代码。
2.根据权利要求1所述的存储器装置，其中通过存储器装置的数据输入/输出焊盘输出所述系统代码。
3.一种存储器装置，包括：
至少在第一存储器单元阵列块和第二存储器单元阵列块之间分割的至少第一存储体，所述第一存储器单元阵列块包括在第一存储核心块中，所述第二存储器单元阵列块包括在第二存储核心块中；
第一数据修补单元，配置来响应于第一数据修补脉冲修补从第一存储核心块读取的第一并行数据，并输出第一并行数据作为第一修补数据；
第一循环冗余校验CRC发生器，配置来基于第一修补数据和多个第二CRC值产生多个第一CRC值；
第二数据修补单元，配置来响应于第二数据修补脉冲修补从第二存储核心块读取的第二并行数据，并输出第二并行数据作为第二修补数据；
第二CRC发生器，配置来基于第二修补数据和多个第一CRC值产生多个第二CRC值；
第一串行器，配置来响应于第一数据修补脉冲将第一修补数据转换为第一串行数据，响应于延迟的第二数据修补脉冲将多个第一CRC值转换为多个第一CRC位，并为第一串行数据的多位按顺序安排多个第一CRC位以产生第一系统代码；以及
第二串行器，配置来响应于第二数据修补脉冲将第二修补数据转换为第二串行数据，响应于延迟的第一数据修补脉冲将多个第二CRC值转换为多个第二CRC位，并为第二串行数据的多位按顺序安排多个第二CRC位以产生第二系统代码。
4.根据权利要求3所述的存储器装置，其中延迟的第二数据修补脉冲是通过将第二数据修补脉冲通过第二CRC发生器的信号通道而延迟的信号。
5.根据权利要求3所述的存储器装置，其中延迟的第一数据修补脉冲是通过将第一数据修补脉冲通过第一CRC发生器的信号通道而延迟的信号。
6.根据权利要求3所述的存储器装置，其中存储器装置具有外部数据内部命令ODIC结构。
7.根据权利要求3所述的存储器装置，其中第一串行器和第二串行器每个连接到存储器装置的数据输入/输出焊盘，以输出第一系统代码和第二系统代码。
8.根据权利要求3所述的存储器装置，还包括：
包括第一存储核心块和第二存储核心块的至少两个存储核心块，每个存储核心块包括至少两个存储体，其包括彼此分离的第一存储体和第二存储体；
包括在第一存储核心块内的第一选择单元，配置来响应于第一读取时钟信号选择从第一存储体读取的数据，并且响应于第二读取时钟信号选择从第二存储体读取的数据；
包括在第二存储核心块内的第二选择单元，配置来响应于第一读取时钟信号选择从第一存储体读取的数据，并且响应于第二读取时钟信号选择从第二存储体读取的数据；
第一数据修补脉冲发生单元，配置来响应于第一读取时钟信号和第二读取时钟信号，在第一存储核心块中产生第一数据修补脉冲；
第二数据修补脉冲发生单元，配置来响应于第一读取时钟信号和第二读取时钟信号，在第二存储核心块中产生第二数据修补脉冲。
9.根据权利要求8所述的存储器装置，其中延迟的第二数据修补脉冲是通过将第二数据修补脉冲通过第二CRC发生器的信号通道而延迟的信号。
10.根据权利要求8所述的存储器装置，其中延迟的第一数据修补脉冲是通过将第一数据修补脉冲通过第一CRC发生器的信号通道而延迟的信号。
11.根据权利要求8所述的存储器装置，其中存储器装置具有外部数据内部命令ODIC结构。
12.根据权利要求8所述的存储器装置，其中第一串行器和第二串行器连接到存储器装置的两个数据输入/输出焊盘，以输出第一系统代码和第二系统代码。
13.一种方法，包括：
响应于第一读取脉冲，修补从存储核心块读取的并行数据；
产生从如果产生第一读取脉冲被延迟一段时间的第二读取脉冲；
响应于第二读取脉冲，基于并行数据产生CRC代码；以及
响应于第一读取脉冲将并行数据转换为串行数据，并为串行数据的多位按顺序安排CRC代码以产生系统代码。
14.根据权利要求13所述的方法，其中通过存储器装置的数据输入/输出焊盘输出系统代码。
15.一种方法，包括：
响应于第一数据修补脉冲修补从第一存储核心块读取的第一并行数据，并输出第一并行数据作为第一修补数据，所述第一存储核心块包括第一存储器单元阵列块，所述第一存储器单元阵列块包括在第一存储器单元阵列块和第二存储器单元阵列块之间分割的至少第一存储体中，所述第二存储器单元阵列块包括在第二存储核心块中；
响应于第二数据修补脉冲，修补从第二存储核心块读取的第二并行数据，并输出第二并行数据作为第二修补数据；
基于第一修补数据和多个第二CRC值产生多个第一CRC值；
基于第二修补数据和多个第一CRC值产生多个第二CRC值；
响应于第一数据修补脉冲将第一修补数据转换为第一串行数据，响应于延迟的第二数据修补脉冲将多个第一CRC值转换为多个第一CRC位，并为第一串行数据的多位按顺序安排多个第一CRC位以产生第一系统代码；以及
响应于第二数据修补脉冲将第二修补数据转换为第二串行数据，响应于延迟的第一数据修补脉冲将多个第二CRC值转换为多个第二CRC位，并为第二串行数据的多位按顺序安排多个第二CRC位以产生第二系统代码。
16.根据权利要求15所述的方法，其中延迟的第二数据修补脉冲是通过将第二数据修补脉冲通过用于产生多个第二CRC值的信号通道而延迟的信号。
17.根据权利要求15所述的方法，其中延迟的第一数据修补脉冲是通过将第一数据修补脉冲通过用于产生多个第一CRC值的信号通道而延迟的信号。
18.根据权利要求15所述的方法，其中第一系统代码和第二系统代码分别输出到存储器装置的两个数据输入/输出焊盘。
19.如权利要求15所述的方法，还包括：
在第一存储核心块中，响应于第一读取时钟信号选择从第一存储体读取的数据，并且响应于第二读取时钟信号选择从第二存储体读取的数据，所述第一存储核心块是包括第一存储核心块和第二存储核心块的至少两个存储核心块之一，每个存储核心块至少包括两个存储体，该存储体包括第一存储体和第二存储体；
响应于第一读取时钟信号，在第二存储核心块中选择从第一存储体读取的数据，并且响应于第二读取时钟信号选择从第二存储体读取的数据；
响应于第一读取时钟信号和第二读取时钟信号，在第一存储核心块中产生第一数据修补脉冲；
响应于第一读取时钟信号和第二读取时钟信号，在第二存储核心块中产生第二数据修补脉冲。
20.根据权利要求19所述的方法，其中延迟的第二数据修补脉冲是通过将第二数据修补脉冲通过用于产生多个CRC值的信号通道而延迟的信号。
21.根据权利要求19所述的方法，其中延迟的第一数据修补脉冲是通过将第一数据修补脉冲通过用于产生多个第一CRC值的信号通道而延迟的信号。
22.根据权利要求19所述的方法，其中通过存储器装置的两个数据输入/输出焊盘输出第一系统代码和第二系统代码。
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