JP5241222B2 - システマチックコードの発生のためのデュアルクロッキング方法を採用したメモリ装置 - Google Patents
システマチックコードの発生のためのデュアルクロッキング方法を採用したメモリ装置 Download PDFInfo
- Publication number
- JP5241222B2 JP5241222B2 JP2007326573A JP2007326573A JP5241222B2 JP 5241222 B2 JP5241222 B2 JP 5241222B2 JP 2007326573 A JP2007326573 A JP 2007326573A JP 2007326573 A JP2007326573 A JP 2007326573A JP 5241222 B2 JP5241222 B2 JP 5241222B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- patch
- response
- pulse
- crc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000009897 systematic effect Effects 0.000 title claims description 54
- 238000000034 method Methods 0.000 title claims description 21
- 230000009977 dual effect Effects 0.000 title description 3
- 230000004044 response Effects 0.000 claims description 91
- 230000003111 delayed effect Effects 0.000 claims description 40
- 230000005540 biological transmission Effects 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100258328 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) crc-2 gene Proteins 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101000651958 Crotalus durissus terrificus Snaclec crotocetin-1 Proteins 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
20 アドレス信号入力端子が配置される領域
30,40 データ入出力端子が配置される領域
52 第1選択部
54 第1データパッチ部
56 第1データパッチパルス発生部
58 第1シリアライザ
59 第1 CRC発生部
62 第2選択部
64 第2データパッチ部
66 第2データパッチパルス発生部
68 第2シリアライザ
69 第2 CRC発生部
100A〜100D 第1バンク
200A〜200D 第2バンク
Claims (18)
- システマチックコードを発生させるメモリ装置において、
第1及び第2メモリセルアレイブロックに分割配置された第1バンクと、
第3及び第4メモリセルアレイブロックに分割配置された第2バンクと、
前記分割配置された第1及び第2バンクを含む少なくとも2個以上のメモリコアブロックと、
第1データパッチパルスに応答して第1メモリセルアレイブロックから読出された第1並列データをパッチして第1パッチデータとして出力する第1データパッチ部と、
前記第1パッチデータと第2CRC発生部で発生した第2CRC値とを計算して第1CRC値を発生させる第1CRC発生部と、
第2データパッチパルスに応答して第2メモリセルアレイブロックから読出された第2並列データをパッチして第2パッチデータとして出力する第2データパッチ部と、
前記第2パッチデータと前記第1CRC発生部で発生した前記第1CRC値とを計算して前記第2CRC値を発生させる第2CRC発生部と、
前記第1データパッチパルスに応答して前記第1パッチデータを第1直列データに変換し、遅延された第2データパッチパルスに応答して前記第1CRC値を第1CRCビットに変換し、前記第1直列データの所定ビットごとに前記第1CRCビットを順次に配列して第1システマチックコードを発生させる第1シリアライザと、
前記第2データパッチパルスに応答して前記第2パッチデータを第2直列データに変換し、遅延された第1データパッチパルスに応答して前記第2CRC値を第2CRCビットに変換し、前記第2直列データの所定ビットごとに前記第2CRCビットを順次に配列して第2システマチックコードを発生させる第2シリアライザと、を備える
ことを特徴とするメモリ装置。 - 前記遅延された第2データパッチパルスは、
前記第2データパッチパルスを前記第2CRC発生部の信号経路を通過させて遅延させた
ことを特徴とする請求項1に記載のメモリ装置。 - 前記遅延された第1データパッチパルスは、
前記第1データパッチパルスを前記第1CRC発生部の信号経路を通過させて遅延させた
ことを特徴とする請求項1に記載のメモリ装置。 - 前記メモリ装置は、
ODIC(Outer Data Inner Command)構造を有する
ことを特徴とする請求項1に記載のメモリ装置。 - 前記第1及び第2シリアライザは、
前記メモリ装置のデータ入出力パッドとそれぞれ連結され、前記第1及び第2システマチックコードを出力する
ことを特徴とする請求項1に記載のメモリ装置。 - 前記メモリ装置は、
第1メモリコアブロックにおいて、第1読出クロック信号に応答して第1バンクから読出されたデータを選択し、第2読出クロック信号に応答して第2バンクから読出されたデータを選択する第1選択部と、
第2メモリコアブロックにおいて、前記第1読出クロック信号に応答して前記第1バンクから読出されたデータを選択し、前記第2読出クロック信号に応答して前記第2バンクから読出されるデータを選択する第2選択部と、
前記第1メモリコアブロックにおいて、前記第1読出クロック信号と前記第2読出クロック信号とに応答して第1データパッチパルスを発生させる第1データパッチパルス発生部と、
前記第2メモリコアブロックにおいて、前記第1読出クロック信号と前記第2読出クロック信号とに応答して第2データパッチパルスを発生させる第2データパッチパルス発生部と、をさらに備える
ことを特徴とする請求項1に記載のメモリ装置。 - 前記遅延された第2データパッチパルスは、
前記第2データパッチパルスを前記第2CRC発生部の信号経路を通過させて遅延させた
ことを特徴とする請求項6に記載のメモリ装置。 - 前記遅延された第1データパッチパルスは、
前記第1データパッチパルスを前記第1CRC発生部の信号経路を通過させて遅延させた
ことを特徴とする請求項6に記載のメモリ装置。 - 前記メモリ装置は、
ODIC(Outer Data Inner Command)構造を有する
ことを特徴とする請求項6に記載のメモリ装置。 - 前記第1及び第2シリアライザは、
前記メモリ装置のデータ入出力パッドとそれぞれ連結され、前記第1及び第2システマチックコードを出力する
ことを特徴とする請求項6に記載のメモリ装置。 - 第1メモリセルアレイブロックと第2メモリセルアレイブロックとに分割配置された第1バンクと、第3及び第4メモリセルアレイブロックに分割配置された第2バンクとを備え、前記第1及び第3メモリセルアレイブロックを備える第1メモリコアブロックと、前記第2及び第4メモリセルアレイブロックを備える第2メモリコアブロックとを備えるメモリ装置のシステマチックコードの発生方法において、
第1メモリセルアレイブロックと第2メモリセルアレイブロックとに分割配置された第1バンクの前記第1メモリセルアレイブロックを備える第1メモリコアブロックと、前記第2メモリセルアレイブロックを備える第2メモリコアブロックとを備えるメモリ装置において、
第1データパッチパルスに応答して前記第1メモリコアブロックから読出された第1並列データをパッチして第1パッチデータとして出力するステップと、
第2データパッチパルスに応答して前記第2メモリコアブロックから読出された第2並列データをパッチして第2パッチデータとして出力するステップと、
前記第1パッチデータと第2CRC値とを計算して第1CRC値を発生させるステップと、
前記第2パッチデータと前記第1CRC値とを計算して前記第2CRC値を発生させるステップと、
前記第1データパッチパルスに応答して前記第1パッチデータを第1直列データに変換し、遅延された第2データパッチパルスに応答して前記第1CRC値を第1CRCビットに変換し、前記第1直列データの所定ビットごとに前記第1CRCビットを順次に配列して第1システマチックコードを発生させるステップと、
前記第2データパッチパルスに応答して前記第2パッチデータを第2直列データに変換し、遅延された第1データパッチパルスに応答して前記第2CRC値を第2CRCビットに変換し、前記第2直列データの所定ビットごとに前記第2CRCビットを順次に配列して第2システマチックコードを発生させるステップと、を含む
ことを特徴とするシステマチックコードの発生方法。 - 前記遅延された第2データパッチパルスは、
前記第2データパッチパルスを前記第2CRC値を発生させる信号経路を通過して遅延された
ことを特徴とする請求項11に記載のシステマチックコードの発生方法。 - 前記遅延された第1データパッチパルスは、
前記第1データパッチパルスを前記第1CRC値を発生させる信号経路を通過して遅延された
ことを特徴とする請求項11に記載のシステマチックコードの発生方法。 - 前記第1及び第2システマチックコードは、
前記メモリ装置のデータ入出力パッドに出力する
ことを特徴とする請求項11に記載のシステマチックコードの発生方法。 - 前記システマチックコードの発生方法は、
前記第1メモリコアブロックで第1読出クロック信号に応答して前記第1バンクから読出されたデータを選択し、第2読出クロック信号に応答して第2バンクから読出されたデータを選択するステップと、
第2メモリコアブロックで、前記第1読出クロック信号に応答して前記第1バンクから読出されたデータを選択し、前記第2読出クロック信号に応答して前記第2バンクから読出されるデータを選択するステップと、
前記第1メモリコアブロックで、前記第1読出クロック信号と前記第2読出クロック信号とに応答して第1データパッチパルスを発生させるステップと、
前記第2メモリコアブロックで、前記第1読出クロック信号と前記第2読出クロック信号とに応答して第2データパッチパルスを発生させるステップと、をさらに含む
ことを特徴とする請求項11に記載のシステマチックコードの発生方法。 - 前記遅延された第2データパッチパルスは、
前記第2データパッチパルスを前記第2CRC値を発生させる信号経路を通過して遅延された
ことを特徴とする請求項15に記載のシステマチックコードの発生方法。 - 前記遅延された第1データパッチパルスは、
前記第1データパッチパルスを前記第1CRC値を発生させる信号経路を通過して遅延された
ことを特徴とする請求項15に記載のシステマチックコードの発生方法。 - 前記第1及び第2システマチックコードは、
前記メモリ装置のデータ入出力パッドに出力する
ことを特徴とする請求項15に記載のシステマチックコードの発生方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060138776A KR100850207B1 (ko) | 2006-12-29 | 2006-12-29 | 시스터메틱 코드 발생을 위한 듀얼 클럭킹 방법을 채용한메모리 장치 |
KR10-2006-0138776 | 2006-12-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008165778A JP2008165778A (ja) | 2008-07-17 |
JP5241222B2 true JP5241222B2 (ja) | 2013-07-17 |
Family
ID=39585671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007326573A Active JP5241222B2 (ja) | 2006-12-29 | 2007-12-18 | システマチックコードの発生のためのデュアルクロッキング方法を採用したメモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8046665B2 (ja) |
JP (1) | JP5241222B2 (ja) |
KR (1) | KR100850207B1 (ja) |
CN (1) | CN101241768B (ja) |
TW (1) | TWI441194B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100825002B1 (ko) * | 2007-01-10 | 2008-04-24 | 주식회사 하이닉스반도체 | 효과적으로 직렬로 입출력되는 데이터의 오류를 검사할 수있는 반도체 메모리 장치 및 그 구동방법 |
JP2010020839A (ja) * | 2008-07-10 | 2010-01-28 | Panasonic Corp | 半導体記憶装置 |
US8527836B2 (en) * | 2011-07-01 | 2013-09-03 | Intel Corporation | Rank-specific cyclic redundancy check |
US11309994B2 (en) * | 2016-12-21 | 2022-04-19 | Infinera Corporation | Highly parallel and scalable cyclic redundancy check |
TWI655537B (zh) * | 2018-03-12 | 2019-04-01 | 點序科技股份有限公司 | 系統碼的管理裝置及其管理方法 |
CN116755783B (zh) * | 2023-06-19 | 2024-04-09 | 合芯科技有限公司 | 一种多核芯片启动方法、控制器及系统 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61278100A (ja) | 1985-05-31 | 1986-12-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH01201736A (ja) | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
JPH08286981A (ja) * | 1995-04-19 | 1996-11-01 | Yokogawa Electric Corp | バースト転送メモリのエラー訂正符号発生装置 |
JPH10340596A (ja) * | 1997-06-06 | 1998-12-22 | Toshiba Corp | データ記憶装置および半導体記憶装置 |
KR100322542B1 (ko) | 1999-08-11 | 2002-03-18 | 윤종용 | 파이프 라인상의 고속동작을 구현하는 ecc 회로를 구비하는동기식 반도체 메모리장치 및 이 동기식 반도체 메모리장치의 에러 체크 및 정정방법 |
KR100433632B1 (ko) | 2002-04-09 | 2004-05-31 | 한국전자통신연구원 | 병렬 crc 계산장치 및 그 방법 |
US7088632B2 (en) * | 2004-05-26 | 2006-08-08 | Freescale Semiconductor, Inc. | Automatic hidden refresh in a dram and method therefor |
US7221613B2 (en) * | 2004-05-26 | 2007-05-22 | Freescale Semiconductor, Inc. | Memory with serial input/output terminals for address and data and method therefor |
US7480282B2 (en) * | 2005-03-17 | 2009-01-20 | Agere Systems Inc. | Methods and apparatus for controlling ethernet packet transfers between clock domains |
KR100735749B1 (ko) * | 2005-11-28 | 2007-07-06 | 삼성전자주식회사 | 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신시스템 |
US7656983B2 (en) * | 2006-09-29 | 2010-02-02 | Intel Corporation | Dual clock domain deskew circuit |
-
2006
- 2006-12-29 KR KR1020060138776A patent/KR100850207B1/ko active IP Right Grant
-
2007
- 2007-12-18 JP JP2007326573A patent/JP5241222B2/ja active Active
- 2007-12-18 US US12/000,837 patent/US8046665B2/en active Active
- 2007-12-19 TW TW096148720A patent/TWI441194B/zh active
- 2007-12-29 CN CN2007103035248A patent/CN101241768B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US20080162833A1 (en) | 2008-07-03 |
TWI441194B (zh) | 2014-06-11 |
KR20080062697A (ko) | 2008-07-03 |
CN101241768B (zh) | 2013-03-27 |
CN101241768A (zh) | 2008-08-13 |
TW200845038A (en) | 2008-11-16 |
KR100850207B1 (ko) | 2008-08-04 |
US8046665B2 (en) | 2011-10-25 |
JP2008165778A (ja) | 2008-07-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11016845B2 (en) | Semiconductor device having error correction code (ECC) circuit | |
JP5241222B2 (ja) | システマチックコードの発生のためのデュアルクロッキング方法を採用したメモリ装置 | |
US7398449B1 (en) | Encoding 64-bit data nibble error correct and cyclic-redundancy code (CRC) address error detect for use on a 76-bit memory module | |
US11646094B2 (en) | Memory system with error detection | |
KR100261790B1 (ko) | 에러 정정/검출회로와 반도체 기억장치 | |
US8504903B2 (en) | Data error check circuit, data error check method, data transmission method using data error check function, semiconductor memory apparatus and memory system using data error check function | |
US20140019833A1 (en) | Memory system and method | |
US8930786B2 (en) | Self-timed error correcting code evaluation system and method | |
JP2001084792A (ja) | 半導体装置、同期式半導体メモリ装置及び同期式半導体メモリ装置のエラーチェック及び訂正方法 | |
US11209994B2 (en) | Systems and methods for data path power savings in DDR5 memory devices | |
JP4602246B2 (ja) | 半導体集積回路 | |
US10108488B2 (en) | Memory module with integrated error correction | |
US8966338B2 (en) | Cyclic redundancy check code generating circuit, semiconductor memory device, and method of driving semiconductor memory device | |
US8024642B2 (en) | System and method for providing constrained transmission and storage in a random access memory | |
JP5174603B2 (ja) | メモリの誤り訂正方法,誤り検出方法、及びそれを用いたコントローラ | |
US11928021B2 (en) | Systems and methods for address fault detection | |
JP7235591B2 (ja) | 情報処理回路及び情報処理方法 | |
US11681580B2 (en) | Semiconductor system related to performing an error correction operation using an error correction method | |
US20240022261A1 (en) | Error correction code circuit and semiconductor apparatus including the error correction code circuit | |
JP2002032270A (ja) | 主記憶制御装置 | |
CN115249510A (zh) | 用于存储器装置中的边界故障的全局冗余列选择实施 | |
JPH02162444A (ja) | 演算処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101125 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110928 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120723 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121113 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130305 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130402 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160412 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5241222 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |