KR20080062697A - 시스터메틱 코드 발생을 위한 듀얼 클럭킹 방법을 채용한메모리 장치 - Google Patents
시스터메틱 코드 발생을 위한 듀얼 클럭킹 방법을 채용한메모리 장치 Download PDFInfo
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Abstract
Description
Claims (22)
- 시스터메틱 코드를 발생하는 메모리 장치에 있어서,제1 독출 펄스에 응답하여 메모리 코어 블락에서 독출되는 병렬 데이터들을 패치하는 데이터 패치부;상기 제1 독출 펄스로부터 상기 독출 데이터들에 해당하는 CRC 코드를 발생하는 데 소요되는 시간만큼 지연된 제2 독출 펄스를 발생하는 레플리카 지연부;상기 제2 독출 펄스에 응답하여 상기 독출 데이터들을 계산하여 상기 CRC 코드를 발생하는 CRC 발생부; 및상기 제1 독출 펄스에 응답하여 상기 병렬 데이터들을 직렬 데이터들로 변환하고, 상기 직렬 데이터들의 소정 비트들 마다 상기 CRC 코드를 순서대로 배열하여 상기 시스터메틱 코드를 출력하는 시리얼라이저를 구비하는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서, 상기 시스터메틱 코드는상기 메모리 장치의 데이터 입출력 패드를 통하여 출력되는 것을 특징으로 하는 메모리 장치.
- 시스터메틱 코드를 발생하는 메모리 장치에 있어서,적어도 2개 이상의 메모리 셀 어레이 블락들로 분할 배치된 적어도 1개 이상 의 뱅크;제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 제1 데이터 패치부;상기 제1 패치 데이터들과 제2 CRC 발생부에서 발생된 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 제1 CRC 발생부;제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 제2 데이터 패치부;상기 제2 패치 데이터들과 상기 제1 CRC 발생부에서 발생된 상기 제1 CRC 값들을 계산하여 상기 제2 CRC 값들을 발생하는 제2 CRC 발생부;상기 제1 데이터 패치 펄스에 응답하여 상기 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고, 지연된 제2 데이터 패치 펄스에 응답하여 상기 제1 CRC 값들을 제1 CRC 비트들로 변환하고, 상기 제1 직렬 데이터들의 소정 비트들 마다 상기 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 제1 시리얼라이저; 및상기 제2 데이터 패치 펄스에 응답하여 상기 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고, 지연된 제1 데이터 패치 펄스에 응답하여 상기 제2 CRC 값들을 제2 CRC 비트들로 변환하고, 상기 제2 직렬 데이터들의 소정 비트들 마다 상기 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 제2 시리얼라이저를 구비하는 것을 특징으로 하는 메모리 장치.
- 제3항에 있어서, 상기 지연된 제2 데이터 패치 펄스는상기 제2 데이터 패치 펄스를 상기 제2 CRC 발생부의 신호 경로를 통과시켜서 지연시킨 것을 특징으로 하는 메모리 장치.
- 제3항에 있어서, 상기 지연된 제1 데이터 패치 펄스는상기 제1 데이터 패치 펄스를 상기 제1 CRC 발생부의 신호 경로를 통과시켜서 지연시킨 것을 특징으로 하는 메모리 장치.
- 제3항에 있어서, 상기 메모리 장치는ODIC(Outer Data Inner Command) 구조를 갖는 것을 특징으로 하는 메모리 장치.
- 제3항에 있어서, 상기 제1 및 제2 시리얼라이저 각각은상기 메모리 장치의 데이터 입출력 패드들과 각각 연결되고, 상기 제1 및 제2 시스터메틱 코드들을 출력하는 것을 특징으로 하는 메모리 장치.
- 시스터메틱 코드를 발생하는 메모리 장치에 있어서,분할 배치된 적어도 2개 이상의 뱅크들을 포함하는 적어도 2개 이상의 메모리 코어 블락들;제1 메모리 코어 블락에서, 제1 독출 클럭 신호에 응답하여 제1 뱅크에서 독 출된 데이터들을 선택하고, 제2 독출 클럭 신호에 응답하여 제2 뱅크에서 독출된 데이터들을 선택하는 제1 선택부;제2 메모리 코어 블락에서, 상기 제1 독출 클럭 신호에 응답하여 상기 제1 뱅크에서 독출된 데이터들을 선택하고, 상기 제2 독출 클럭 신호에 응답하여 상기 제2 뱅크에서 독출되는 데이터들을 선택하는 제2 선택부;상기 제1 메모리 코어 블락에서, 상기 제1 독출 클럭 신호와 상기 제2 독출 클럭 신호에 응답하여 제1 데이터 패치 펄스를 발생하는 제1 데이터 패치 발생부;상기 제2 메모리 코어 블락에서, 상기 제1 독출 클럭 신호와 상기 제2 독출 클럭 신호에 응답하여 제2 데이터 패치 펄스를 발생하는 제2 데이터 패치 발생부;상기 제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 제1 데이터 패치부;상기 제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 제2 데이터 패치부;상기 제1 패치 데이터들과 제2 CRC 발생부에서 발생된 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 제1 CRC 발생부;상기 제2 패치 데이터들과 상기 제1 CRC 발생부에서 발생된 상기 제1 CRC 값들을 계산하여 상기 제2 CRC 값들을 발생하는 제2 CRC 발생부;상기 제1 데이터 패치 펄스에 응답하여 상기 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고, 지연된 제2 데이터 패치 펄스에 응답하여 상기 제1 CRC 값들을 제1 CRC 비트들로 변환하고, 상기 제1 직렬 데이터들의 소정 비트들 마다 상기 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 제1 시리얼라이저; 및상기 제2 데이터 패치 펄스에 응답하여 상기 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고, 지연된 제1 데이터 패치 펄스에 응답하여 상기 제2 CRC 값들을 제2 CRC 비트들로 변환하고, 상기 제2 직렬 데이터들의 소정 비트들 마다 상기 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 제2 시리얼라이저를 구비하는 것을 특징으로 하는 메모리 장치.
- 제8항에 있어서, 상기 지연된 제2 데이터 패치 펄스는상기 제2 데이터 패치 펄스를 상기 제2 CRC 발생부의 신호 경로를 통과시켜서 지연시킨 것을 특징으로 하는 메모리 장치.
- 제8항에 있어서, 상기 지연된 제1 데이터 패치 펄스는상기 제1 데이터 패치 펄스를 상기 제1 CRC 발생부의 신호 경로를 통과시켜서 지연시킨 것을 특징으로 하는 메모리 장치.
- 제8항에 있어서, 상기 메모리 장치는ODIC(Outer Data Inner Command) 구조를 갖는 것을 특징으로 하는 메모리 장 치.
- 제8항에 있어서, 상기 제1 및 제2 시리얼라이저 각각은상기 메모리 장치의 데이터 입출력 패드들과 각각 연결되고, 상기 제1 및 제2 시스터메틱 코드들을 출력하는 것을 특징으로 하는 메모리 장치.
- 메모리 장치에서 시스터메틱 코드를 발생하는 방법에 있어서,제1 독출 펄스에 응답하여 메모리 코어 블락에서 독출되는 병렬 데이터들을 패치하는 단계;상기 제1 독출 펄스로부터 상기 독출 데이터들에 해당하는 CRC 코드를 발생하는 데 소요되는 시간만큼 지연된 제2 독출 펄스를 발생하는 단계;상기 제2 독출 펄스에 응답하여 상기 독출 데이터들을 계산하여 상기 CRC 코드를 발생하는 단계; 및상기 제1 독출 펄스에 응답하여 상기 병렬 데이터들을 직렬 데이터들로 변환하고, 상기 직렬 데이터들의 소정 비트들 마다 상기 CRC 코드를 순서대로 배열하여 상기 시스터메틱 코드를 출력하는 단계를 구비하는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
- 제13항에 있어서, 상기 시스터메틱 코드는상기 메모리 장치의 데이터 입출력 패드를 통하여 출력되는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
- 적어도 2개 이상의 메모리 셀 어레이 블락들로 분할 배치된 적어도 1개 이상의 뱅크를 갖는 메모리 장치의 시스터메틱 코드를 발생하는 방법에 있어서,제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 단계;제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 단계;상기 제1 패치 데이터들과 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 단계;상기 제2 패치 데이터들과 상기 제1 CRC 값들을 계산하여 상기 제2 CRC 값들을 발생하는 단계;상기 제1 데이터 패치 펄스에 응답하여 상기 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고, 지연된 제2 데이터 패치 펄스에 응답하여 상기 제1 CRC 값들을 제1 CRC 비트들로 변환하고, 상기 제1 직렬 데이터들의 소정 비트들 마다 상기 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 단계; 및상기 제2 데이터 패치 펄스에 응답하여 상기 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고, 지연된 제1 데이터 패치 펄스에 응답하여 상기 제2 CRC 값들을 제2 CRC 비트들로 변환하고, 상기 제2 직렬 데이터들의 소정 비트들 마다 상기 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 단계를 구비하 는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
- 제15항에 있어서, 상기 지연된 제2 데이터 패치 펄스는상기 제2 데이터 패치 펄스를 상기 제2 CRC 값을 발생시키는 신호 경로를 통과하여 지연된 것을 특징으로 하는 시스터메틱 코드 발생 방법.
- 제15항에 있어서, 상기 지연된 제1 데이터 패치 펄스는상기 제1 데이터 패치 펄스를 상기 제1 CRC 값을 발생시키는 신호 경로를 통과하여 지연된 것을 특징으로 하는 시스터메틱 코드 발생 방법.
- 제15항에 있어서, 상기 제1 및 제2 시스터메틱 코드들 각각은상기 메모리 장치의 데이터 입출력 패드들로 출력하는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
- 분할 배치된 적어도 2개 이상의 뱅크들을 포함하는 적어도 2개 이상의 메모리 코어 블락들을 갖는 메모리 장치의 시스터메틱 코드를 발생하는 방법에 있어서,제1 메모리 코어 블락에서, 제1 독출 클럭 신호에 응답하여 제1 뱅크에서 독출된 데이터들을 선택하고, 제2 독출 클럭 신호에 응답하여 제2 뱅크에서 독출된 데이터들을 선택하는 단계;제2 메모리 코어 블락에서, 상기 제1 독출 클럭 신호에 응답하여 상기 제1 뱅크에서 독출된 데이터들을 선택하고, 상기 제2 독출 클럭 신호에 응답하여 상기 제2 뱅크에서 독출되는 데이터들을 선택하는 단계;상기 제1 메모리 코어 블락에서, 상기 제1 독출 클럭 신호와 상기 제2 독출 클럭 신호에 응답하여 제1 데이터 패치 펄스를 발생하는 단계;상기 제2 메모리 코어 블락에서, 상기 제1 독출 클럭 신호와 상기 제2 독출 클럭 신호에 응답하여 제2 데이터 패치 펄스를 발생하는 단계;상기 제1 데이터 패치 펄스에 응답하여 제1 메모리 셀 어레이 블락에서 독출된 제1 병렬 데이터들을 패치하여 제1 패치 데이터들로 출력하는 단계;상기 제2 데이터 패치 펄스에 응답하여 제2 메모리 셀 어레이 블락에서 독출된 제2 병렬 데이터들을 패치하여 제2 패치 데이터들로 출력하는 단계;상기 제1 패치 데이터들과 제2 CRC 값들을 계산하여 제1 CRC 값들을 발생하는 단계;상기 제2 패치 데이터들과 상기 제1 CRC 값들을 계산하여 상기 제2 CRC 값들을 발생하는 단계;상기 제1 데이터 패치 펄스에 응답하여 상기 제1 패치 데이터들을 제1 직렬 데이터들로 변환하고, 상기 제2 데이터 패치 펄스에 응답하여 상기 제1 CRC 값들을 제1 CRC 비트들로 변환하고, 상기 제1 직렬 데이터들의 소정 비트들 마다 상기 제1 CRC 비트를 순서대로 배열하여 제1 시스터메틱 코드를 발생하는 단계; 및상기 제2 데이터 패치 펄스에 응답하여 상기 제2 패치 데이터들을 제2 직렬 데이터들로 변환하고, 상기 제1 데이터 패치 펄스에 응답하여 상기 제2 CRC 값들을 제2 CRC 비트들로 변환하고, 상기 제2 직렬 데이터들의 소정 비트들 마다 상기 제2 CRC 비트를 순서대로 배열하여 제2 시스터메틱 코드를 발생하는 단계를 구비하는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
- 제19항에 있어서, 상기 지연된 제2 데이터 패치 펄스는상기 제2 데이터 패치 펄스를 상기 제2 CRC 값을 발생시키는 신호 경로를 통과하여 지연된 것을 특징으로 하는 시스터메틱 코드 발생 방법.
- 제19항에 있어서, 상기 지연된 제1 데이터 패치 펄스는상기 제1 데이터 패치 펄스를 상기 제1 CRC 값을 발생시키는 신호 경로를 통과하여 지연된 것을 특징으로 하는 시스터메틱 코드 발생 방법.
- 제19항에 있어서, 상기 제1 및 제2 시스터메틱 코드들 각각은상기 메모리 장치의 데이터 입출력 패드들로 출력하는 것을 특징으로 하는 시스터메틱 코드 발생 방법.
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