KR20090023794A - 순환잉여검사장치를 포함하는 반도체메모리소자 - Google Patents

순환잉여검사장치를 포함하는 반도체메모리소자 Download PDF

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KR20090023794A
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Abstract

본 발명은 작은 구현면적을 갖는 순환잉여신호 생성블록을 구비하는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 제1 내지 제3 글로벌라인을 통해 전달되는 복수 비트 데이터를 에러체크 하여 복수의 프리검사신호로 출력하기 위한 제1 프리검사신호 생성수단; 제4 내지 제6 글로벌라인을 통해 전달되는 복수 비트 데이터를 에러 체크 하여 복수의 프리검사신호로 출력하기 위한 제2 프리검사신호 생성수단; 제7 및 제8 글로벌라인과 데이터인버젼라인을 통해 전달되는 복수 비트 데이터를 에러체크 하여 복수의 프리검사신호로 출력하기 위한 제3 프리검사신호 생성수단; 상기 제1 및 제2 프리검사신호 생성수단의 복수의 프리검사신호 를 인가받아 에러체크를 하여 복수의 검사신호를 출력하기 위한 제1 검사신호 생성수단; 상기 제3 프리검사신호 생성수단의 복수의 프리검사신호와 접지전압을 인가받아 에러체크를 하여 복수의 검사신호를 출력하기 위한 제2 검사신호 생성수단; 및 상기 제1 및 제2 검사신호 생성수단의 복수의 검사신호를 인가받아 에러체크를 하여 복수 비트의 순환잉여검사신호를 출력하기 위한 순환잉여검사신호 생성수단을 구비하는 반도체메모리소자를 제공한다.
순환잉여검사, 글로벌라인, 다단계, 면적, 논리배타합

Description

순환잉여검사장치를 포함하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE HAVING CYCLIC REDUNDANCY CODING DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 순환잉여검사장치를 구비하는 반도체메모리소자에 관한 것이다.
일반적으로, 신뢰성 높은 반도체메모리소자의 구동을 위해서는 전송되는 데이터의 정확성이 전제되어야 할 것이다. 이를 위해, 반도체메모리소자는 전송되는 데이터의 에러 유무를 판정하거나, 또는 복구하기 위한 방법으로, 전송 데이터의 에러 유무를 검증하는 순환 잉여 검사(Cyclic Redundancy Check : 이하 CRC)장치를 포함한다.
한편, 간단한 에러 검출방법으로는 패리티 비트(parity bit)에 의한 방법과 체크 썸(check-sum)에 의한 에러 검출 방법이 있다. 그러나, 패리티 비트(parity bit)에 의한 방법은 한 바이트에서 +1 바이트, 다른 바이트에서는 -1 바이트로 에러가 발생하는 경우만 해도 에러를 검출할 수 없다. 즉, 이들 방법으로는 에러를 검출해 낼 수 있는 확률이 대단히 낮다.
그에 반해, 순환 잉여 검사는 시리얼 전송시 데이터의 신뢰성을 검증하기 위한 에러검출 방법의 일종으로, 높은 신뢰도를 확보하며 에러 검출을 위한 오버헤드가 적고, 랜덤 에러나 버스트 에러 검출에 매우 좋은 성능을 갖는 것을 특징으로 한다.
도 1은 종래기술에 따른 반도체메모리소자 내 순환 잉여 검사장치의 블록 구성도이다. 참고적으로, 반도체메모리소자는 GDDR5로서, GPU와 DRAM간 채널에서 발생하는 데이터 전송 에러를 검증을 위해 순환잉여 검사장치를 사용한다. 순환잉여검사신호 8비트를 얻기 위해서는 글로벌라인을 통해 전송되는 64비트 데이터와, 데이터인버젼라인(DBI; Data Bus Inversion)을 통해 전송되는 8 비트 데이터가 필요한다. 이때, 사용되는 알고리즘에 따라 연산과정이 달라진다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 글로벌 라인(GIO0<0:7>, GIO1<0:7>, GIO2<0:7>, GIO3<0:7>, GIO4<0:7>, GIO5<0:7>, GIO6<:7>, GIO7<0:7>) 및 데이터인버젼라인(DBI<0:7>)을 통해 인가되는 72비트 데이터 중 해당 일부 데이터 비트를 인가받아 해당 순환잉여검사신호(CRC<0:7>)를 생성하기 위한 제1 내지 제8 CRC 신호 생성부(10, 20, 30, 40, 50, 60, 70, 80)를 포함한다.
여기서, 각 CRC 신호 생성부(10, 20, 30, 40, 50, 60, 70, 80)는 일부 데이터 비트만(최대 48비트를 인가받음)을 사용하지만, 실제 라인 배선은 72비트의 모든 데이터가 인가될 수 있도록 배치된다.
한편, 순환잉여검사신호 CRC<0>를 생성하기 위한 제1 CRC신호 생성부(10)의 입력을 살펴보도록 한다. 제1 CRC신호 생성부(10)는 입력 데이터의 논리배타합연산을 갖는다. 이를 표현하면 다음과 같다.
순환잉여검사신호 CRC<0> = D[69] XOR D[68] XOR D[67] XOR D[66] XOR D[64] XOR D[63] XOR D[60] XOR D[56] XOR D[54] XOR D[53] XOR D[52] XOR D[50] XOR D[49] XOR D[48] XOR D[45] XOR D[43] XOR D[40] XOR D[39] XOR D[35] XOR D[34] XOR D[31] XOR D[30] XOR D[28] XOR D[23] XOR D[21] XOR D[19] XOR D[18] XOR D[16] XOR D[14] XOR D[12] XOR D[8] XOR D[7] XOR D[6] XOR D[0]
여기서, D는 버스트랭스 8로서, 각 글로벌 라인을 통해 인가되는 8비트에 부여된 번호로서, 하기 표 1과 같다.
1ST데이터 2ST데이터 3ST데이터 4ST데이터 5ST데이터 6ST데이터 7ST데이터 8ST데이터
DQ0 0 1 2 3 4 5 6 7
DQ1 8 9 10 11 12 13 14 15
DQ2 16 17 18 19 20 21 22 23
DQ3 24 25 26 27 28 29 30 31
DQ4 32 33 34 35 36 37 38 39
DQ5 40 41 42 43 44 45 46 47
DQ6 48 49 50 51 52 53 54 55
DQ7 56 57 58 59 60 61 62 63
DBI 64 65 66 67 68 69 70 71
참고적으로, GDDR5는 BL(Burst Length) 8로 동작하기 때문에 읽기 나 쓰기 구동 시 8개의 데이터가 연속적으로 움직인다. 따라서, 순환잉여검사신호도 하나의 커맨드에 대해 8비트가 GPU로 보내진다.
한편, 하나의 반도체메모리소자 기준으로 봤을 때, 순환잉여신호의 생성을 위한 블록이 페리 지역의 위아래로 위치하기 때문에, 2배의 내부 연결선이 필요하다.
그러므로, 종래기술에 따른 반도체메모리소자의 경우 순환잉여신호의 생성을 위한 연결 배선의 배치로 인한 면적 증가등의 문제점을 갖는다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 작은 구현면적을 갖는 순환잉여신호 생성블록을 구비하는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 제1 내지 제3 글로벌라인을 통해 전달되는 복수 비트 데이터를 에러체크 하여 복수의 프리검사신호로 출력하기 위한 제1 프리검사신호 생성수단; 제4 내지 제6 글로벌라인을 통해 전달되는 복수 비트 데이터를 에러 체크 하여 복수의 프리검사신호로 출력하기 위한 제2 프리검사신호 생성수단; 제7 및 제8 글로벌라인과 데이터인버젼라인을 통해 전달되는 복수 비트 데이터를 에러체크 하여 복수의 프리검사신호로 출력하기 위한 제3 프리검사신호 생성수단; 상기 제1 및 제2 프리검사신호 생성수단의 복수의 프리검사신호 를 인가받아 에러체크를 하여 복수의 검사신호를 출력하기 위한 제1 검사신호 생성수단; 상기 제3 프리검사신호 생성수단의 복수의 프리검사신호와 접지전압을 인가받아 에러체크를 하여 복수의 검사신호를 출력하기 위한 제2 검사신호 생성수단; 및 상기 제1 및 제2 검사신호 생성수단의 복수의 검사신호를 인가받아 에러체크를 하여 복수 비트의 순환잉여검사신호를 출력하기 위한 순환잉여검사신호 생성수단을 구비한다.
전술한 본 발명은 여러 단계를 통해 논리조합을 수행함으로써, 라인 배선 수와 로직 개수가 줄어들어 구현 면적이 작아진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 2를 참조하면, 본 발명에 따른 반도체메모리소자는 제1 내지 제3 글로벌라인(GIO0<0:7>, GIO1<0:7>, GIO2<0:7>)을 통해 전달되는 24비트 데이터를 에러체크 하여 8비트의 1단계검사신호 CRC24TO8_0<0:7>를 출력하기 위한 제1 CRC신호 생성부(120)와, 제4 내지 제6 글로벌라인(GIO3<0:7>, GIO4<0:7>, GIO5<0:7>)을 통해 전달되는 24비트 데이터를 에러 체크 하여 8비트의 1단계검사신호CRC24TO8_1<0:7>를 출력하기 위한 제2 CRC신호 생성부(140)와, 제7 및 제8 글로벌라인(GIO6<0:7>, GIO7<0:7>)과 데이터인버젼라인(DBI<0:7>)을 통해 전달되는 24비트 데이터를 에러체크 하여 8비트의 1단계검사신호 CRC24TO8_2<0:7>를 출력하기 위한 제3 CRC신호 생성부(160)와, 제1 및 제2 CRC신호 생성부(120, 140)의 복수의 1단계검사신호 CRC24TO8_0<0:7> 및 CRC24TO8_1<0:7>를 인가받아 에러체크를 하여 8비트의 2단계검 사신호 CRC8_0<0:7>를 출력하기 위한 제4 CRC신호 생성부(220)와, 제3 CRC신호 생성부의 복수의 1단계검사신호 CRC24TO8_2<0:7>와 접지전압(VSS)을 인가받아 에러체크를 하여 8비트의 2단계검사신호 CRC8_1<0:7>를 출력하기 위한 제5 CRC신호 생성부(240)와, 제4 및 제5 CRC신호 생성부(220, 240)의 복수의 2단계검사신호 CRC8_0<0:7> 및 CRC8_1<0:7>를 인가받아 에러체크를 하여 8비트의 순환잉여검사신호(CRC<0:7>)를 출력하기 위한 제6 CRC신호 생성부(300)를 구비한다.
이와 같이, 본 발명에 따른 반도체메모리소자는 CRC신호 생성부를 다단으로 구현함으로써, 각 글로벌라인 및 데이터인버젼라인의 배선을 해당 블록에만 배치하여 배선의 수를 줄인다. 예를 들어, 첫번째 단계의 제1 내지 제3 CRC신호 생성부에는 각각 3개의 글로벌 라인만 배치된다. 제1 CRC신호 생성부에는 제1 내지 제3 글로벌 라인만이, 제2 CRC신호 생성부에는 제4 내지 제6 글로벌 라인만이, 제3 CRC신호 생성부에는 제7, 제8 글로벌 라인과 데이터인버젼 라인이 배치된다. 따라서, 종래 해당 순환잉여검사신호(CRC<0:7>)의 생성을 위한 입력을 한번에 모두 인가받기 위해, 각 CRC신호 생성부에 모든 글로벌 라인이 배치되는 것과 비교하여 보면, 본 발명은 적은 수의 라인 배선을 갖는 것을 알 수 있다.
한편, 다음에서는 도면을 참조하면 제1 CRC신호 생성부의 내부 회로도를 예시적으로 살펴보도록 한다.
도 3은 도 2에 도시된 제1 CRC신호 생성부(120)의 내부 회로도이다.
도 3을 참조하면, 제1 CRC신호 생성부(120)는 글로벌라인 GIO0<0,1,3,6>, GIO1<0,2,3,4,7>, GIO2<0,1,4,5,6,7>을 통해 인가되는 15비트 데이터와, 접지전압 을 인가받아 배타합 논리조합을 하여 1단계검사신호 CRC24TO8_0<0>를 생성하기 위한 제1 논리배타합조합부(121)와, 글로벌라인 GIO0<0,2,3,4,6,7>, GIO1<0,1,2,5,7>, GIO2<2,4>을 통해 인가되는 13비트 데이터와, 접지전압을 인가받아 배타합 논리조합을 하여 1단계검사신호 CRC24TO8_0<1>를 생성하기 위한 제2 논리배타합조합부(122)와, 글로벌라인 GIO0<0,1,2,5,6,7>, GIO1<6>, GIO2<2,4,6>을 통해 인가되는 10비트 데이터와, 접지전압을 인가받아 배타합 논리조합을 하여 1단계검사신호 CRC24TO8_0<2>를 생성하기 위한 제3 논리배타합조합부(123)와, 글로벌라인 GIO0<2,5,6>, GIO1<0,1,3,6>, GIO2<0,2,3,4>을 통해 인가되는 11비트 데이터를 인가받아 배타합 논리조합을 하여 1단계검사신호 CRC24TO8_0<3>를 생성하기 위한 제4 논리배타합조합부(124)와, 글로벌라인 GIO0<1,3,6,7>, GIO1<2,5,6>, GIO2<0,1,3,6>을 통해 인가되는 11비트 데이터와, 접지전압을 인가받아 배타합 논리조합을 하여 1단계검사신호 CRC24TO8_0<4>를 생성하기 위한 제5 논리배타합조합부(125)와, 글로벌라인 GIO0<2,4,5>, GIO1<1,3,6,7>, GIO2<2,5,6>을 통해 인가되는 10비트 데이터와, 접지전압을 인가받아 배타합 논리조합을 하여 1단계검사신호 CRC24TO8_0<5>를 생성하기 위한 제6 논리배타합조합부(126)와, 글로벌라인 GIO0<2,4,6>, GIO1<2,4,5>, GIO2<1,3,6,7>을 통해 인가되는 10비트 데이터와, 접지전압을 인가받아 배타합 논리조합을 하여 1단계검사신호 CRC24TO8_0<6>를 생성하기 위한 제7 논리배타합조합부(127)와, 글로벌라인 GIO0<6>, GIO1<2,4,6>, GIO2<2,4,5>을 통해 인가되는 7비트 데이터와, 접지전압을 인가받아 배타합 논리조합을 하여 1단계검사신호 CRC24TO8_0<7>를 생성하기 위한 제8 논리배타합조합 부(128)를 구비한다.
여기서, 제1 내지 제8 논리배타합조합부(121, 122, 123, 124, 125, 126, 127)는 논리배타합 게이트를 구비하여, 해당 입력을 인가받아 1단계검사신호 CRC24TO8_0<0:7>를 출력한다.
그러므로, 전술한 본 발명에 따른 반도체메모리소자는 글로벌 라인은 3개 단위로 구분하여 인가받고, 다시 그 결과값을 중간 연산을 수행하여 순환잉여검사신호 CRC<0:7>를 생성한다. 즉, 여러 단계를 거쳐 순환잉여검사신호 CRC<0:7>를 생성하기 때문에, 동일한 결과값을 얻을 수 있으면서도 라인 배선이 줄어들어 구현 면적이 줄어든다. 종래에는 각 블록 당 72개의 라인 배선이 필요했으나, 본 발명에서는 24개로 줄어 에러 가능성을 줄인다. 뿐만 아니라, 여러 단계로 나눠서 논리조합을 수행하기 때문에, 필요한 로직 개수가 줄어든다.
한편, 전술한 본 발명은 글로벌라인을 3개씩 그룹핑하여 블록에 인가하였으나, 그룹핑을 통해 다단계로 연산을 수행하고 하는 본 발명의 사상은 그룹핑되는 글로벌라인의 수에 의해 제한받지 않는다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 반도체메모리소자 내 순환 잉여 검사장치의 블록 구성도.
도 2는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 3은 도 2에 도시된 제1 CRC신호 생성부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
120, 140, 160, 220, 240, 300 : CRC신호 생성부

Claims (7)

  1. 제1 내지 제3 글로벌라인을 통해 전달되는 복수 비트 데이터를 에러체크 하여 복수의 프리검사신호로 출력하기 위한 제1 프리검사신호 생성수단;
    제4 내지 제6 글로벌라인을 통해 전달되는 복수 비트 데이터를 에러 체크 하여 복수의 프리검사신호로 출력하기 위한 제2 프리검사신호 생성수단;
    제7 및 제8 글로벌라인과 데이터인버젼라인을 통해 전달되는 복수 비트 데이터를 에러체크 하여 복수의 프리검사신호로 출력하기 위한 제3 프리검사신호 생성수단;
    상기 제1 및 제2 프리검사신호 생성수단의 복수의 프리검사신호 를 인가받아 에러체크를 하여 복수의 검사신호를 출력하기 위한 제1 검사신호 생성수단;
    상기 제3 프리검사신호 생성수단의 복수의 프리검사신호와 접지전압을 인가받아 에러체크를 하여 복수의 검사신호를 출력하기 위한 제2 검사신호 생성수단; 및
    상기 제1 및 제2 검사신호 생성수단의 복수의 검사신호를 인가받아 에러체크를 하여 복수 비트의 순환잉여검사신호를 출력하기 위한 순환잉여검사신호 생성수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 글로벌라인 및 상기 데이터인버젼라인은 8비트의 데이터를 병렬로 전송하기 위한 8개의 라인을 포함하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 제1 프리검사신호 생성수단은,
    상기 제1 글로벌라인의 첫번째, 두번째, 네번째, 및 일곱번째 데이터와, 상기 제2 글로벌라인의 첫번째, 세번째, 네번째, 다섯번째, 여덟번째 데이터와, 상기 제3 글로벌라인의 첫번째, 두번째, 다섯번째, 여섯번째, 일곱번째, 여덟번째 데이터와, 상기 접지전압을 인가받아 배타합 논리조합을 하여 제1 프리검사신호를 생성하기 위한 제1 논리배타합조합부와,
    상기 제1 글로벌라인의 첫번째, 세번째, 네번째, 다섯번째, 일곱번째, 여덟번째 데이터와, 상기 제2 글로벌라인의 첫번째, 두번째, 세번째, 여섯번째, 여덟번째 데이터와, 상기 제3 글로벌라인의 세번째 및 다섯번째 데이터와 상기 접지전압을 인가받아 배타합 논리조합을 하여 제2 프리검사신호를 생성하기 위한 제2 논리배타합조합부와,
    상기 제1 글로벌라인의 첫번째, 두번째, 세버째, 여섯번째, 일곱번째, 여덟번째 데이터와, 상기 제2 글로벌라인의 일곱번째 데이터와, 상기 제3 글로벌라인의 세번째, 다섯번째, 일곱번째 데이터와 상기 접지전압을 인가받아 배타합 논리조합 을 하여 제3 프리검사신호를 생성하기 위한 제3 논리배타합조합부와,
    상기 제1 글로벌라인의 세번째, 여섯번째, 일곱번째 데이터와, 상기 제2 글로벌라인의 첫번째, 두번째, 네번째, 일곱번째 데이터와, 상기 제3 글로벌라인의 첫번째, 세번째, 네번째, 다섯번째 데이터를 인가받아 배타합 논리조합을 하여 제4 프리검사신호를 생성하기 위한 제4 논리배타합조합부와,
    상기 제1 글로벌라인의 두번째, 네번째, 일곱번째, 여덟번째 데이터와, 상기 제2 글로벌라인의 세번째, 여섯번째, 일곱번째 데이터와, 상기 제3 글로벌라인의 첫번째 두번째, 네번째, 일곱번째 데이터와, 상기 접지전압을 인가받아 배타합 논리조합을 하여 제5 프리검사신호를 생성하기 위한 제5 논리배타합조합부와,
    상기 제1 글로벌라인의 세번째, 다섯번째, 여섯번째 데이터와, 상기 제2 글로벌라인의 두번째, 네번째, 일곱번째, 여덟번째 데이터와, 상기 제3 글로벌라인의 세번째, 여섯번째, 일곱번째 데이터와, 상기 접지전압을 인가받아 배타합 논리조합을 하여 제6 프리검사신호를 생성하기 위한 제6 논리배타합조합부와,
    상기 제1 글로벌라인의 세번째, 다섯번째, 일곱번째 데이터와, 상기 제2 글로벌라인의 세번째, 다섯번째, 여섯번째 데이터아, 상기 제3 글로벌라인의 두번째, 네번째, 일곱번째, 여덟번째 데이터와, 상기 접지전압을 인가받아 배타합 논리조합을 하여 제7 프리검사신호를 생성하기 위한 제7 논리배타합조합부와,
    상기 제1 글로벌라인의 일곱번째 데이터와, 상기 제2 글로벌라인의 세번째, 다섯번째, 일곱번째 데이터와, 상기 제3 글로벌라인의 세번째, 다섯번째, 여섯번째 데이터와, 상기 접지전압을 인가받아 배타합 논리조합을 하여 상기 제8 프리검사신 호를 생성하기 위한 제8 논리배타합조합부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 제1 내지 제3 프리검사신호 생성수단과, 상기 제1 및 제2 검사신호 생성수단과, 상기 순환잉여신호 생성수단은 논리배타합 게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.
  5. 제1 및 제2 글로벌라인을 통해 전달되는 복수 비트 데이터를 에러체크 하여 복수의 프리검사신호로 출력하기 위한 제1 프리검사신호 생성수단;
    제3 내지 제4 글로벌라인을 통해 전달되는 복수 비트 데이터를 에러 체크 하여 복수의 프리검사신호로 출력하기 위한 제2 프리검사신호 생성수단; 및
    상기 제1 및 제2 프리검사신호 생성수단의 복수의 프리검사신호 를 인가받아 에러체크를 하여 복수의 순환잉여검사신호를 출력하기 위한 순환잉여검사신호 생성수단
    을 구비하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 제1 및 제2 프리검사신호 생성수단과, 상기 순환잉여신호 생성수단은 논리배타합 게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 글로벌라인은 8비트의 데이터를 병렬로 전송하기 위한 8개의 라인을 포함하는 것을 특징으로 하는 반도체메모리소자.
KR1020070088826A 2007-09-03 2007-09-03 순환잉여검사장치를 포함하는 반도체메모리소자 KR20090023794A (ko)

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