CN110770832B - 命令信号时钟门控 - Google Patents

Abstract

本发明揭示一种半导体装置，其包含时钟门控树，所述时钟门控树包括第一时钟门控级及第二时钟门控级。所述第一时钟门控级经配置以接收激活检测信号且响应于所述激活检测信号而激活所述第二时钟门控级中的计时事件。在缺乏所述激活检测信号的情况下不激活所述计时事件。

Description

命令信号时钟门控

技术领域

本发明的实施例大体上涉及半导体装置领域。更特定来说，本发明的实施例涉及信号的时钟门控。

背景技术

半导体装置(例如微型计算机、存储器、门阵列等)可包含命令路径以将来自命令源(例如输入引脚、寄存器、控制器及类似物)的命令传输到经配置以实施命令的半导体装置中的逻辑。命令路径可包含同步数字电路，其可用于半导体装置中以促进实施命令。在同步数字逻辑电路中，命令数据或信号存储在存储器元件(例如触发器)中，且通过具有用以产生时钟信号的逻辑门的时钟门控单元来同步存储器元件的状态改变(例如，切换)。例如，触发器的输出是恒定的，直到将脉冲施加到其时钟输入，此后触发器的输入处的数据被锁存到其输出。

但是，触发器的每一计时及切换事件可消耗电力。虽然时钟门控技术可有助于减少电力消耗，但这些技术频繁实施具有若干逻辑门以将时钟信号分布到触发器的复杂时钟分布网络或时钟树。但是，可有助于减少电力消耗的分布网络或时钟树中的增加的复杂性也可导致设计实施方案中的挑战。此外，每一触发器的时钟延时可增加对半导体装置的改进速度的约束。因此，本发明的实施例可涉及上文阐述的一或多个问题。

附图说明

图1是说明根据本发明的实施例的存储器装置的某些特征的简化框图；

图2A是图1的存储器装置的命令解码器中的同步数字电路的实例框图，其说明根据本发明的实施例的时钟门控树；

图2B是根据本发明的实施例的图2A的时钟门控树的更详细表示；

图3A是图1的存储器装置的命令解码器中的同步数字电路的另一实例框图，其说明根据本发明的实施例的时钟门控树；

图3B是根据本发明的实施例的图3A的时钟门控树的更详细表示；及

图4是根据本发明的实施例的由图1的命令解码器接收及输出时钟门控命令信号的方法的流程图。

具体实施方式

下文将描述一或多个特定实施例。为提供这些实施例的简洁描述，没有在说明书中描述实际实施方案的全部特征。应了解，在任何这种实际实施方案的开发过程中，如在任何工程或设计项目中，必须作出若干实施方案特定的决策以实现开发者的特定目标，例如符合系统相关及业务相关的约束，这可在实施方案之间变化。此外，应了解，这种开发工作可为复杂且耗时的，但是对于那些受益于本发明的技术人员来说将是设计、制造及制作的例行任务。

如下文详细描述，提供同步数字电路以更高效地提供由半导体装置(例如存储器装置)接收的命令地址信号的时钟门控。同步数字电路包含用于命令信号时钟门控的时钟树。每一时钟门控树包含第一时钟门控级及第二时钟门控级。根据本文中描述的实施例，第一时钟门控级可包含有利地最小化时钟门控树的设计中的元件数量的简化方案。此外，本设计通过设计时钟门控树使得不在每一时钟循环时激活第二时钟门控级以减少第二时钟门控级中的元件的计时而减少时钟门控树的电力消耗。代替地，可在检测到激活信号之后激活第二时钟门控级。另外，基于复杂性的降低及时钟门控树的元件的布置，通过本设计的实施例简化时钟门控树的总时序。

现在转向图式，图1是说明根据本发明的实施例的半导体装置10(例如，存储器装置)的某些特征的简化框图。特定来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为双数据速率五型同步动态随机存取存储器(DDR5 SDRAM)装置。与前代DDR SDRAM相比，DDR5 SDRAM的各种特征允许减少电力消耗、更多带宽及更多存储容量。虽然本发明使用存储器装置10作为实例，但应理解，本发明的实施例预期适用于任何适合半导体装置，例如集成电路、晶体管、处理器、微处理器及类似物。

存储器装置10可包含若干存储器库12。例如，存储器库12可为DDR5 SDRAM存储器库。存储器库12可设置在布置在双列直插存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每一DIMM可包含若干SDRAM存储器芯片(例如，x8或x16个存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有若干存储器库12的单个存储器芯片(例如，SDRAM芯片)的部分。针对DDR5，存储器库12可经进一步布置以形成库群组。例如，针对8千兆位(Gb)的DDR5 SDRAM，存储器芯片可包含布置成8个库群组的16个存储器库12，每一库群组包含2个存储器库。针对16Gb的DDR5 SDRAM，存储器芯片可包含布置成8个库群组的32个存储器库12，每一库群组包含例如4个存储器库。可取决于整个系统的应用及设计而利用存储器装置10上的存储器库12的各种其它配置、组织及大小。

存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14可包含经配置以从外部装置(例如控制器17)提供若干信号(例如，信号15)的处理及/或接口电路。控制器17可包含处理电路，例如一或多个处理器18(例如，一或多个微处理器)，其可执行软件程序以例如将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输及接收。此外，处理器18可包含多个微处理器、一或多个“通用”微处理器、一或多个专用微处理器及/或一或多个专用集成电路(ASICS)或其某一组合。例如，处理器18可包含一或多个精简指令集(RISC)处理器。控制器17可耦合到一或多个存储器19，所述存储器19可存储例如控制逻辑及/或软件、查找表、配置数据等的信息。在一些实施例中，处理器18及/或存储器19可在控制器17外部。存储器19可包含有形非暂时性机器可读媒体，例如易失性存储器(例如，随机存取存储器(RAM))及/或非易失性存储器(例如，只读存储器(ROM)、快闪存储器、硬盘驱动器或任何其它适合光学、磁性或固态存储媒体或其组合)。存储器19可存储各种信息且可用于各种目的。例如，存储器19可存储供处理器18执行的机器可读及/或处理器可执行指令(例如，固件或软件)，例如用于将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输及接收的指令。因而，控制器17可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输及接收。

如将了解，命令接口14可包含若干电路，例如时钟输入电路20及命令地址输入电路21，例如以确保信号15的适当处理。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真时钟信号(Clk_t)及互补时钟信号(Clk_c)。DDR的正时钟边缘是指上升真时钟信号Clk_t与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t的与互补时钟信号Clk_c的上升的过渡。通常在时钟信号的正边缘上输入命令(例如，读取命令、写入命令等)且在正时钟边缘及负时钟边缘两者上传输或接收数据。

I/O接口16可包含经配置以管理及/或执行存储器装置10与耦合到I/O接口16的任何适合外部装置之间的输入/输出操作的处理及/或接口电路。时钟输入电路20接收真时钟信号(Clk_t)及互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟产生器30，例如延迟锁定环(DLL)电路。内部时钟产生器30基于所接收的内部时钟信号CLK产生相控内部时钟信号LCLK。举例来说，相控内部时钟信号LCLK被供应到I/O接口16，且被用作用于确定读取数据的输出时序的时序信号。

内部时钟信号CLK也可被提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可在总线36上将命令信号提供到内部时钟产生器30以协调相控内部时钟信号LCLK的产生。命令解码器32也可在总线37上将命令信号提供到I/O接口16以促进接收及传输I/O信号。相控内部时钟信号LCLK可用于为通过IO接口16的数据进行计时。此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)且经由总线路径40提供对对应于命令的特定存储器库12的存取。如将了解，命令解码器32可包含组件，例如耦合到命令总线34以促进信号的同步流及/或对那些信号执行的逻辑运算的同步数字电路33。

如将了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储器库12的存取。在一个实施例中，每一存储器库12包含库控制块22，其提供必要解码(例如，行解码器及列解码器)以及其它特征(例如时序控制及数据控制)以促进往返于存储器库12的命令的执行。存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为14位的总线以适应命令/地址信号(CA<13:0>)。命令/地址信号使用时钟信号(Clk_t/及Clk_c)计时到命令接口14。命令接口可包含命令地址输入电路21，其经配置以接收及传输命令以例如通过命令解码器32提供对存储器库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的存储器库12的存取使用命令编码在CA<13:0>总线上。

另外，命令接口14可经配置以接收若干其它命令信号。例如，可提供命令/地址终端电阻(CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。复位命令(RESET_n)可用于在例如上电期间使命令接口14、状态寄存器、状态机及类似物复位。命令接口14也可接收命令/地址反转(CAI)信号，其可被提供来反转命令/地址总线上的命令/地址信号CA<13:0>的状态，例如取决于特定存储器装置10的命令/地址路由。也可提供镜像(MIR)信号以促进镜像功能。MIR信号可用于对信号进行多路复用，使得可基于特定应用中的多个存储器装置的配置交换它们以实现信号到存储器装置10的特定路由。也可提供用于促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10置于用于连接性测试的测试模式中。

命令接口14也可用于针对可检测到的某些错误将警报信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号。也可产生其它警报信号。此外，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可在某些操作(例如使用TEN信号执行的连接性测试模式)期间被用作输入引脚，如上文描述。

利用上文论述的命令及计时信号，通过使用IO接口16传输及接收数据信号44，可将数据发送到存储器装置10及从存储器装置10发送数据。更特定来说，可在数据路径46上将数据发送到存储器库12或从存储器库12检索数据，数据路径46可包含多个数据路径或双向数据总线。通常在一或多个双向数据总线中传输及接收数据IO信号(通常被称为DQ信号)。针对某些存储器装置，例如DDR5 SDRAM存储器装置，IO信号可被划分为上字节及下字节。例如，针对x16存储器装置，IO信号可被划分为例如对应于数据信号的上字节及下字节的上IO信号及下IO信号(例如，DQ<15:8>及DQ<7:0>)。

为允许存储器装置10内的更高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，通常被称为DQS信号。DQS信号通过发送数据(例如，针对写入命令)的外部处理器或控制器或通过存储器装置10(例如，针对读取命令)来驱动。针对读取命令，DQS信号是具有预定模式的有效额外数据输出(DQ)信号。针对写入命令，DQS信号被用作时钟信号以捕获对应输入数据。正如时钟信号(Clk_t/及Clk_c)，数据选通(DQS)信号可被提供为数据选通信号的差分对(DQS_t/及DQS_c)以在读取及写入期间提供差分对信令。针对某些存储器装置，例如DDR5 SDRAM存储器装置，DQS信号的差分对可被划分为例如对应于发送到存储器装置10及从存储器装置10发送的上字节及下字节的上数据选通信号及下数据选通信号(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。

阻抗(ZQ)校准信号也可通过IO接口16提供到存储器装置10。ZQ校准信号可被提供到参考引脚且用于通过跨工艺、电压及温度(PVT)值的改变调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。由于PVT特性可影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准到已知值。如将了解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。

另外，环回信号(LOOPBACK)可通过IO接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置为其中信号通过同一引脚环回通过存储器装置10的模式。例如，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据及选通两者或可能仅包含数据引脚。这通常意在用于监测存储器装置10在IO接口16处捕获的数据。

如将了解，例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用于定义可编程操作及配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等的各种其它组件也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出存储器装置10的某些功能特征以协助随后详细描述。

如上文阐述，命令解码器32可包含耦合到命令总线34以促进信号的同步流及对那些信号执行的逻辑运算的同步数字电路33。图2A是简化表示中的同步数字电路33的实例框图。同步数字电路33可包含用于命令信号时钟门控的时钟门控树50。时钟门控树50可包含第一时钟门控级52及第二时钟门控级54。第一时钟门控级52可包含十四个逻辑门电路56，且十四个逻辑门电路56中的每一者可包含一或多个逻辑门，例如反相器58、AND门60及62以及OR门64。第二时钟门控级54可包含十四个触发器66。十四个触发器66中的每一者可包含输入引脚D、输出引脚Q及时钟引脚CK。在图2B中展示时钟门控树50的更详细表示。如说明，第一时钟门控级52包含十四个逻辑门电路56A、56B、56C、…、及56N(统称为“逻辑门电路56”)且第二时钟门控级54包含十四个触发器66A、66B、66C、…、及66N(统称为“逻辑门电路66”)。应注意，图2B中的每一信号线表示1位总线。

逻辑门电路56中的每一者可接收输入信号(例如，十四个命令/地址信号CA<13:0>中的一者)。如说明，逻辑门电路56A可接收命令/地址信号CA<13>，逻辑门电路56B可接收命令/地址信号CA<12>，逻辑门电路56B可接收命令/地址信号CA<11>等等。逻辑门电路56中的每一者也可接收从对应触发器66的输出引脚Q环回的输出信号及激活检测信号(例如，act_det)。响应于接收到激活检测(例如，act_det)，逻辑门电路56中的每一者通过一或多个逻辑门(例如，反相器58、AND门60及62以及OR门64)处理输入信号以通过时钟门控树50将信号输出到十四个信号路径中的每一者中的对应触发器66的输入引脚D。基于由时钟引脚CK接收的内部时钟信号(CLK)，触发器66中的每一者在每一时钟循环时计时以将由对应逻辑门电路56输出的信号锁存到对应触发器66的输出Q。因而，第一时钟门控级52的全部十四个逻辑门电路56连续操作且全部十四个触发器66在每一时钟循环时计时及锁存。如可了解，时钟门控树50可经设计以对全部十四个触发器66及逻辑门电路56进行定时以实现同步数字电路33的适当操作。

时钟门控树可使用设计抽象(例如寄存器传送级(RTL))来设计以产生电路的高阶表示。作为实例，时钟门控树50可使用RTL设计为如下：

图3A是简化表示中的同步数字电路33的另一实例框图。同步数字电路33可包含用于命令信号时钟门控的时钟门控树70。时钟门控树70可包含第一时钟门控级72及第二时钟门控级74。第一时钟门控级72可包含触发器76，其可包含输入引脚D、输出引脚Q及时钟引脚CK。第二时钟门控级74可包含十四个触发器78。十四个触发器78中的每一者可包含输入引脚D、输出引脚Q及时钟引脚CK。在图3B中展示时钟门控树70的更详细表示。如说明，第二时钟门控级74包含十四个触发器78A、78B、78C、…、及78N(统称为“触发器78”)且图3B中的每一信号线表示1位总线。

第一时钟门控级72的触发器76基于内部时钟信号(CLK)在每一时钟循环进行计时。响应于接收到激活检测信号81(例如，act_det)，触发器76将来自输入引脚D的信号锁存到输出引脚Q。从触发器76的输出引脚Q输出的信号被触发器78接收为时钟启用信号(CKEN)以仅在接收时钟启用信号(CKEN)时而非在每一时钟循环时激活四十个触发器78的计时。随后，触发器78中的每一者可基于时钟信号将来自对应输入引脚D的十四个命令/地址信号(例如，CA<13:0>)中的一者锁存到输出引脚Q。如说明，触发器78A可锁存命令/地址信号CA<13>，触发器78B可锁存命令/地址信号CA<12>，触发器78C可锁存命令/地址信号CA<11>等等。如可了解，时钟门控树70可经设计以对触发器76进行定时以实现同步数字电路33的适当操作。

应注意，第二时钟门控级74中的触发器78的计时事件仅响应于在第一时钟门控级72中接收激活检测信号81而激活，这触发时钟启用信号(CKEN)到触发器76的输出Q及触发器78的时钟引脚CK的锁存。根据一些实施例，第一时钟门控级72可连接到逻辑80，逻辑80经配置以基于某些标准或考虑来确定激活检测信号81。例如，命令/地址信号(例如，CA<13:0>)可在双循环基础上发送到同步数字电路33，其中命令部分(例如，CA<4:0>)包含在第一时钟循环中且地址部分(例如，CA<13:5>)包含在第二时钟循环中。替代地，可在第一时钟循环时连同命令部分一起发送地址部分(例如，CA<7:5>)的部分。逻辑80可分析命令部分(例如，CA<4:0>)，且如果命令部分对应于需要对存储器库进行存取的例如读取命令、写入命令、模式寄存器设置命令、激活命令等的某些命令类型，那么逻辑80可发送激活检测信号81，其随后导致在第二时钟门控级74中激活计时事件。另一方面，如果命令部分对应于不需要对存储器库进行存取的例如无操作命令、断电输入命令、更新命令等的某些命令类型，那么逻辑80可确定不发送激活检测信号81。因此，第二时钟门控级74中的触发器78并不被计时，除非由触发器76接收激活检测信号81。在其它实施例中，逻辑单元80可基于其它适合标准或考虑来确定激活检测信号81。

应注意，图3A及3B中的时钟门控树70以若干方式不同于图2A及2B中的时钟门控树50。首先，时钟门控树70包含更简化方案，其与时钟门控树50相比有利地最小化设计中的元件数量。特定来说，在时钟门控树70中，第一时钟门控级72仅包含触发器76，而在时钟门控树50中(参见图3B)，第一时钟门控级52包含十四个逻辑门电路56(例如，56A、56B、56C、…、56N)(参见图2A)且逻辑门电路56中的每一者包含四个逻辑门(例如，反相器58、AND门60及62以及OR门64)(参见图2B)。其次，时钟门控树70的本设计可通过减少计时事件的数量而减少电力消耗。特定来说，在时钟门控树70中，第二时钟门控级74中的十四个触发器78的计时并不在每一时钟循环时发生；而是，在检测之后或响应于激活检测信号81而激活触发器78。作为比较，在时钟门控树50中，第二时钟门控级54中的十四个触发器66在每一时钟循环时被计时，这可消耗额外电力。接着，基于复杂性的降低及时钟门控树的元件的布置，通过时钟门控树70的设计的实施例简化时钟门控树的总时序。例如，与时钟门控树50相比(参见图3B与图2B相比)，时钟门控树70包含更少的被计时元件。例如，时钟门控树70可经设计以对触发器76进行定时以实现同步数字电路33的适当操作，而时钟门控树50可经设计以对全部十四个触发器66进行定时。

作为实例，时钟门控树70可使用RTL如下设计：

图4是用于对由图1的命令解码器32接收及输出的命令/地址信号进行时钟门控的方法900的流程图。虽然使用特定序列的步骤描述方法90，但应理解，本发明预期所描述步骤可以不同于所说明序列的序列执行，且某些所描述步骤可在其它实施例中被跳过或不完全执行。在一些实施例中，方法90的至少一些步骤可在命令解码器32的同步数字电路33中实施。但是，应理解，方法90可在预期执行方法90的任何适合装置或装置组合中实施。

如所说明，时钟门控树70在第一时钟门控级中接收时钟信号(CLK)(过程框92)。响应于接收到时钟信号(LCK)且在接收激活信号(例如激活检测信号81)之后，触发器76可锁存激活信号且输出或发送时钟启用信号(CKEN)以实现第二时钟门控级74中的触发器78的计时(过程框94)。应注意，虽然在所说明实施例(图3A及3B)中，激活检测信号81(例如，act_det)被说明为激活信号，但在其它实施例中，激活信号可包含任何其它适合激活信号或命令。响应于接收到时钟启用信号(CKEN)，启用/激活触发器78的计时(过程框96)。基于时钟信号，触发器78可锁存及输出命令信号(例如，CA<13:0>)(过程框98)。应注意，如上文阐述，由逻辑80确定激活信号。在缺乏激活信号的情况下，没有接收时钟启用信号(CKEN)来激活触发器78的计时及其后的过程，借此减少在触发器78在每一时钟循环时锁存的情况下原本将导致的电力消耗。

虽然本发明可易于以各种修改及替代形式呈现，但特定实施例通过实例以图式展示且已在本文中详细描述。但是，应理解，本发明不意在限于所揭示的特定形式。而是，本发明意在涵盖落入由以下所附权利要求书定义的本发明的精神及范围内的全部修改、等效物及替代方案。

本文中呈现及主张的技术被引用并应用于具有实际性质的实质对象及具体实例，这些实例明显地改进本技术领域且因而并不是抽象、无形或纯理论的。此外，如果附加到本说明书的末尾的任何权利要求书含有指定为“用于[执行][功能]的构件”或“用于[执行][功能]的步骤”的一或多个元素，那么意在根据35U.S.C.112(F)解释这些元素。但是，针对含有以任何其它方式指定的任何权利要求，不意在根据35U.S.C.112(F)解释这些元素。

Claims (21)

1.一种半导体装置，其包括：

时钟门控树，其包括第一时钟门控级及第二时钟门控级，其中所述第一时钟门控级经配置以接收激活检测信号且响应于所述激活检测信号而激活所述第二时钟门控级中的计时事件，其中在缺乏所述激活检测信号的情况下不激活所述计时事件，且其中所述第一时钟门控级经配置以输出仅一个信号以激活所述第二时钟门控级中的计时事件。

2.根据权利要求1所述的半导体装置，其中所述第一时钟门控级包括触发器且所述第二时钟门控级包括多个触发器。

3.根据权利要求2所述的半导体装置，其中响应于接收到所述激活检测信号，所述第一时钟门控级中的所述触发器基于时钟信号锁存所述激活检测信号且输出时钟启用信号以激活所述多个触发器的计时。

4.根据权利要求2所述的半导体装置，其中所述多个触发器包括经配置以响应于经激活的所述计时事件而锁存命令/地址信号的十四个触发器。

5.根据权利要求4所述的半导体装置，其包括经配置以基于所述命令/地址信号的类型来确定所述激活检测信号的逻辑。

6.根据权利要求1所述的半导体装置，其中所述半导体装置包括命令解码器，且其中所述命令解码器包括所述时钟门控树。

7.根据权利要求1所述的半导体装置，其中所述半导体装置包括双数据速率五型同步动态随机存取存储器DDR5 SDRAM装置。

8.一种半导体装置，其包括：

同步数字电路，其经配置以接收命令地址信号，其中所述同步数字电路包括时钟门控树，其包括：

第一时钟门控级，其包括经配置以基于时钟信号锁存的第一触发器，其中所述第一时钟门控级经配置以输出仅一个信号；及

第二时钟门控级，其包括多个第二触发器，其中所述多个第二触发器经配置以响应于接收所述一个信号而被锁存，其中所述一个信号是由所述第一触发器基于所述时钟信号而锁存的激活检测信号。

9.根据权利要求8所述的半导体装置，其包括耦合到所述第一时钟门控级且经配置以将所述激活检测信号提供到所述第一触发器的输入的逻辑。

10.根据权利要求9所述的半导体装置，其中所述逻辑基于从所述半导体装置外部的装置接收的命令地址信号提供所述激活检测信号。

11.根据权利要求8所述的半导体装置，其中所述多个第二触发器包括经配置以响应于由所述第一触发器锁存的所述激活检测信号而锁存所述命令地址信号的十四个触发器。

12.根据权利要求8所述的半导体装置，其中所述命令地址信号包括：

命令部分，其在所述时钟信号的第一时钟循环时传送；及

地址部分，其在所述时钟信号的第二时钟循环时传送。

13.根据权利要求8所述的半导体装置，其中所述多个第二触发器不在所述时钟信号的每一时钟循环时计时。

14.根据权利要求8所述的半导体装置，其中响应于所述激活检测信号，所述多个第二触发器经配置以被计时以将所述命令地址信号锁存到一或多个存储器库的一或多个库控制块。

15.根据权利要求8所述的半导体装置，其中所述半导体装置是同步动态随机存取存储器SDRAM装置。

16.一种用于信号控制的方法，其包括：

在同步数字电路的第一时钟门控级处接收激活信号；

基于时钟信号将所述激活信号锁存到所述第一时钟门控级的输出；发送时钟启用信号以激活第二时钟门控级的计时；及

基于所述时钟启用信号将来自所述第二时钟门控级的输入的命令/地址信号锁存到所述第二时钟门控级的输出；及

在第一时钟循环中传送所述命令/地址信号的命令部分且在第二时钟循环中传送所述命令/地址信号的地址部分。

17.根据权利要求16所述的方法，其中：

接收所述激活信号包括在触发器的输入处接收所述激活信号；且

锁存所述激活信号包括将所述激活信号锁存到所述触发器的输出。

18.根据权利要求16所述的方法，其中：

发送所述时钟启用信号包括发送所述时钟启用信号以激活对多个触发器计时；且

锁存所述命令/地址信号包括将来自所述多个触发器中的每一者的输入的所述命令/地址信号锁存到所述多个触发器中的每一者的输出。

19.根据权利要求18所述的方法，其中锁存所述命令/地址信号是基于由所述第一时钟门控级接收的所述激活信号。

20.根据权利要求16所述的方法，其包括由逻辑基于所述命令/地址信号产生所述激活信号。

21.根据权利要求16所述的方法，其包括利用所述命令/地址信号存取一或多个存储器库。