KR920000083A - 온-칩 ecc 및 최적화된 비트 및 워드 여유도를 갖는 dram - Google Patents

온-칩 ecc 및 최적화된 비트 및 워드 여유도를 갖는 dram Download PDF

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KR920000083A
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죤 니켈 다니엘
헨리 스테퍼 챨스
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Abstract

내용 없음

Description

온-칩 ECC 및 최적화된 비트 및 워드 여유도를 갖는 DRAM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 메모리 칩 구조를 실시한 메모리 칩 설계의 상부도,
제3도는 본 발명의 메모리 칩 구조의 볼럭선도,
제4도는 본 발명의 메모리 어레이에서 비트 라인쌍에대한 개략적인 회로도.

Claims (45)

  1. 동적 랜덤 억세스 메모리로서, 다수의 워드라인, 다수의 비트 라인 및 다수의 여유 비트 라인을 구비한 다수의 메모리 셀 어레이와, 상기 다수의 어레이에서 상기 다수의 라인중 임의 라인 대신에 상기 다수의 여유 비트 라인중 임의 라인으로 교체시키는 스위칭 수단과, 여유 워드 라인의 독립 어레이와, 상기 메모리 셀 어레이 또는 상기 여유 워드 라인 어레이로부터 데이타 및 체크 비트를 구비한 X-비트 에러 정정 워드를 억세싱하는 어드레스 수단과, 상기 다수의 워드 라인, 상기 다수의 비트 라인, 상기 다수의 여유 비트 라인 및 상기 여유 워드 라인의 독립 어레이에 결합되어 상기 억세스된 에러 정정 워드를 판독하여 임의 결함 데이타 비트를 정정하는 에러 정정 회로와, 외부 판독을 위해 상기 에러 정정 회로에 의해 정정된 것으로서 상기 데이타 비트를 제공하는 출력 수단을 구비하는 동적 랜덤 엑세스 메모리.
  2. 제1항에 있어서, 다수의 제1X+N데이타 라인을 또한 구비하며, 상기 다수의 제1데이타 라인의 제1그룹 X는 상기 다수의 비트 라인에 선택적으로 결합되며, 상기 다수의 제1데이타 라인의 제2그룹 N은 상기 다수의 여유비트 라인에 선택적으로 결합되어지는 동적 랜덤 액세스 메모리.
  3. 제2항에 있어서, 다수의 제2X데이타 라인을 또한 구비하는 동적 랜덤 억세스 메모리.
  4. 제3항에 있어서, 상기 다수의 제1데이타 라인의 상기 제1그룹 X는 상기 스위칭 수단에 의해 상기 다수의 제2데이타 라인 각각에 결합되며, 상기 스위칭 수단은 상기 다수의 제1데이타 라인의 상기 제1그룹 X각각이 결함비트 라인에 결합되어지면 상기 다수의 제1데이타 라인의 상기 제2그룹 N중 하나를 상기 다수의 제2데이타 라인 각각에 결합시키는 동적 랜던 억세스 메모리.
  5. 제4항에 있어서, 상기 어드레싱 수단에 의해 어드레스된 워드 라인이 결함이면 상기 독립된 여유 워드 라인 어레이의 비트 라인을 상기 다수의 제2데이타 라인 각각에 결합시키는 제2스위칭 수단을 또한 구비하는 동적 랜덤 억세스 메모리.
  6. 제2항에 있어서, 상기 다수의 워드 라인은 제1방향으로 배열되며, 상기 다수의 비트 라인은 상기 제1방향과는 사실상 수직인 제2방향으로 상기 다수의 워드 라인상에 배열되며, 상기 다수의 제1데이타 라인은 상기 제2방향으로 상기 다수의 비트 라인상에 배열되며, 상기 다수의 제1데이타 라인은 용량성 결합을 최소화하기 위해 상기 다수의 비트 라인에 대하여 지그재그 패턴으로 배열되어지는 동적 랜덤 억세스 메모리.
  7. 제1항에 있어서, 상기 에러 정정 회로는 다수의 신드룸 발생기와, 상기 다수의 신드롬 발생기에 결합되어 각각의 신드롭 비트를 수신하는 신드롬 버스를 구비하는 동적 랜던 액세스 메모리.
  8. 제7항에 있어서, 상기 에러 정정 회로는 차동 종속 전압 스위치 XOR 논리게이트로 구성되어지는 동적 랜덤억세스 메모리.
  9. 제7항에 있어서, 상기 다수의 신드롬 발생기 각각은 상기 서로 다른 셋트의 상기 다수의 제2데이타 라인에 결합되어지는 동적 랜덤 억세스 메모리.
  10. 제9항에 있어서, 기록 후진 사이클동안 각각의 패리티 비트가 발생되어 상기 에러 정정 워드의 체크 비트로서 기억되는 동적 랜덤 억세스 메모리.
  11. 제10항에 있어서, 상기 다수의 신드룸 발생기는 상기 에러 정정 워드의 상기 기억된 체크 비트를 상기 다수의 신드롬 발생기에 의해 발생된 각각의 체크 비트와 비교하여 페치 사이클동안 상기 에러 정정워드의 상기 데이타 비트에 대해 각각의 신드롬 비트를 발생시키는 동적 랜덤 억세스 메모리.
  12. 제11항에 있어서, 상기 다수의 신드롬 발생기에결합되어 상기 에러 정정 워드의 상기 데이타 비트중 어느것이 에러인진를 판단하는 수단과, 상기 데이타 비트중 한 비트를 반전시키는 수단을 또한 구비하는 동적 랜덤 억세스 메모리.
  13. 제12항에 있어서, 상기 판단 수단은 다수의 차동 종속 전압 스위치 XOR게이트로 구성된 동적 랜덤 억세스 메모리.
  14. 제1항에 있어서, 상기 메모리는 4개 측을 갖는 구형 칩상에 형성되며, 상기 에러 정정 회로는 상기 구형 칩의 상기 4개측중 2개 측으로 연장하는 기판의 구형부상에 배열되며, 상기 기판의 구형부는 관련된 다른 회로는 사실상 갖고 있지 않는 동적 랜덤 억세스 메모리.
  15. 제1항에 있어서, 상기 출력 수단은 상기 에러 정정 워드의 상기 데이타비트 및 상기 체크 비트중 두개를 기억하는 버퍼를 구비하는 동적 랜덤 억세스 메모리.
  16. 제15항에 있어서, 상기 출력 수단은 상기 버퍼에 기억된 상기 데이타 비트중 최소한 한 비트를 어드레싱하는 수단과, 데이타 전송을 위해 상기 데이타 비트중 상기 최소한 한 비트를 수신하는 최소한 하나이상의 I/O수단을 또한 구비하는 동적 랜덤 억세스 메모리.
  17. 집적 회로 칩의 적어도 일부에 대한 구조로서, 다수의 워드라인, 다수의 비트라인, 다수의 제1메모리 셀, 다수의 여유 비트 라인 및 다수의 제2메모리 셀을 구비하여 칩의 제1부상에 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이에서 상기 다수의 비트 라인중 임의 비트 라인 대신에 상기 다수의 여유 비트 라인중 임의 것으로 교체시키는 스위칭 수단과, 상기 제1부로 부터 떨어진 칩의 제2부상에 배열된 독립 워드 라인 여유도 어레이와, 상기 다수의 메모리 셀 어레이 및 상기 독립 워드 라인 여유도 어레이에 결합되어 다수의 데이타 비트 및 다수의 체크 비트를 구비한 에러 정정 워드를 판독 및 기록하는 에러 검출 및 정정 수단과, 상기 에러 검출 및 정정 수단으로부터 상기 다수의 데이타 비트 및 상기 다수의 체크 비트를 수신하고 상기 에러 검출 및 정정 수단에 전송하는 버퍼를 구비하는 집적 회로 칩 구조.
  18. 제17항에 있어서, 상기 독립 여유 워드 라인 어레이는 2-셀 여유 워드 라인으로 구성되어지는 집적 회로칩 구조.
  19. 제17항에 있어서, 상기 다수의 메모리 셀 어레이, 상기 스위칭 수단, 상기 독립 라인 여유도 어레이, 상기 에러 검출 및 정정 수단과 상기 버퍼는 상기 집적 회로 칩의 상기 부를 따라 파이프 라인 방식으로 배열되어지는 집적 회로 칩구조.
  20. 제17항에 있어서, 상기 에러 검출 및 정정 수단은 이중 에러 검출, 단일 에러 정정 에러 정정 코드에 따라 상기 체크 비트를 발생하는 집적 회로 칩 구조.
  21. 제20항에 있어서, 상기 에러 검출 및 정정 수단은 다수의 DCVS XOR논리 게이트를 구비하는 집적 회로칩 구조.
  22. 제17항에 있어서, 상기 버퍼 수단은 출력용의 상기 버퍼 수단에 의해 기억된 상기 데이타 비트중 특정 비트를 선택하는 수단을 또한 구비하는 집적 회로 칩 구조.
  23. 제22항에 있어서, 집적 회로 칩의 일부에 대한 동작 모드를 설정하기 위해 모드 어드레스 신호를 디코딩하는 수단을 또한 구비하는 집적 회로 칩 구조.
  24. 제23항에 있어서, 상기 데이타 비트는 상기 모드 어드레스 신호에 의해 설정된 상기 동작 모드로 확립된 방법으로 I/O패드에 판독 출력되는 집적 회로 칩 구조.
  25. 제24항에 있어서, 상기 버퍼 수단은 주어진 억세스 사이클 동안 상기 데이타 비트중 한 비트를 I/O패드에 공급하는 집적 회로 칩 구조.
  26. 제24항에 있어서, 상기 버퍼 수단은 주어진 억세스 사이클동안 상기 데이타 비트중 두 비트를 I/O패드에 공급하는 집적 회로 칩 구조.
  27. 제24항에 있어서, 상기 버퍼 수단은 주어진 억세스 사이클동안 상기 데이타 비트중 두 비트를 순차방식으로 I/O패드에 공급하는 집적 회로 칩 구조.
  28. X개의 메모리 셀과 상기 메모리 셀중 결함으로 선택된 셀 대신에 교체될 수 있는 Y개의 여유 셀을 각각 구비한 다수의 메모리 칩과, 메모리 셀 어레이에서 데이타를 기록하고 판독하는 지원 회로를 포함한 웨이퍼를 형성하기 위하여, 생산후에 결함인 N개의 메모리 셀의 함수인 관련된 생산 사이클을 갖는 제조 공정으로서, 생산 사이클의 초기에, 각 메모리 칩의 지원 회로에 에러 정정 코드 회로 블럭을 제공하고 메모리 칩의 한 측에서 다른 측으로 연장하는 영역내에 상기 회로 블럭을 배치하며, 상기 영역은 관련된 임의 다른 회로를 포함하지 않음, 생산 사이클의 말기에, 상기 고정으로 생산된 상기 N개의 결합 메모리 셀이 Y개의 여유 셀 수와 거의 동일하거나 또는 적을때, 상기 공정으로 제조된 메모리 칩에서 상기 에러 정정 코드 회로 블럭을 제거하는 단계를 구비하는웨이퍼 제조 고정.
  29. 메모리 칩으로서, 다수의 워드 라인 및 다수의 제1비트 라인에 의해 상호 연결된 메모리 셀 어레이와, 다수의 여유 비트 라인과, 다비트 워드를 억세스하기 위해 상기 다수의 제1비트 라인중 제1소정수를 동시에 어드레스하는 한편, 또한 상기 다수의 여유 비트 라인중 제2소정수를 동시에 어드레스하는 수단과, 최소한 상기 다수의 제1비트 라인의 상기 제1소정수와 상기 다수의 여유 비트 라인중 상기 제2소정수에 결합된 다수의 제1데이타 라인과, 상기 다수의 제1데이타 라인수 보다 적은 다수의 제2데이타 라인과, 상기 다수의 제1비트 라인중 하나이상의 상기 제1소정수 대신에 상기 다수의 여유 비트 라인중 하나이상의 상기 제2소정수로 교체하여, 상기 교체된 여유 비트 라인으로부터의 신호를 상기 다비트 워드의 각비트로서 공급하는 제1스위칭 수단을 구비하는 메모리 칩.
  30. 제29항에 있어서, 관련된 다수의 제2비트 라인은 갖는 다수의 여유 워드 라인과, 다수의 제3데이타 라인과, 상기 다수의 워드라인중 선택된 라인이 결함이면, 상기 다수의 여유 워드 라인과, 다수의 제2데이타 라인 각각 또는 상기 다수의 제2비트라인 각각에 결합시키는 제2스위칭 수단을 구비하는 메모리 칩.
  31. 제30항에 있어서, 상기 다수의 여유 워드라인은 상기 다수의 워드 라인에서 떨어져 있는 칩의 일부에 배열되는 메모리 칩.
  32. 제30항에 있어서, 상기 다수의 제3데이타 라인에 결합되어 해밍 코드 에러 체킹 및 정정 기능을 제공하는 수단과, 해밍 코드 에러 체킹 및 정정 기능을 제공하는 상기 수단에 결합되어 발생되어진 데이타 비트 및 체크 비트를 기억하는 버퍼를 또한 구비하는 메모리 칩.
  33. 재30항에 있어서, 상기 다수의 제1데이타 라인, 상기 제1스위칭 수단, 상기 다수의 제2데이타 라인, 상기 제2스위칭 수단 및 상기 다수의 제3데이타 라인은 칩상에서 파이프 라인 방식으로 배열되어지는 메모리 칩.
  34. 제33항에 있어서, 해밍 코드 에러 체킹 및 정정 기능을 제공하는 상기 수단 및 상기 버퍼는 칩상에서 파이프라인 방식으로 배열되어지는 메모리 칩.
  35. 제33항에 있어서, 상기 다수의 워드 라인은 제1방향으로 배열되며, 다수의 비트 라인은 제2방향으로 배열되며 상기 다수의 제1 데이타 라인은 상기 다수의 비트 라인상에서 상지 제2방향으로 지그재그 패턴으로 배열되어 상기 데이타 라인과 상기 비트 라인간의 용량성 결합을 최소화하는 메모리칩.
  36. 제1방향으로 배열된 다수의 워드 라인과 상기 제1방향과는 사실상 수직인 제2방향으로 상기 다수의 워드라인상에 배열된 다수의 비트 라인에 의해 상호 연결된 다수의 메모리 셀과, 상기 제2방향으로 상기 다수의 비트라인상에 지그재그 패턴으로 배열된 다수의 데이타 라인을 포함하여 상기 데이타 라인과 상기 비트 라인간의 용량성 최소화하는 기판상에 형성된 메모리 어레이.
  37. 제36항에 있어서, 상기 다수의 워드 라인 각각은 다비트 워드를 기억하며, 상기 다수의 데이타 라인수는 상기 다비트 워드의 비트수와 거의 동일한 메모리 어레이.
  38. 메모리 칩으로서, 상기 칩의 제1부상에 배열된 메모리 셀의 제1어레이와, 상기 제1부에서 떨어져 있는 상기 칩의 제2부상에 배열된 여유 셀의 제2어레이를 구비하며, 상기 메모리 셀은 다수의 비트 라인 및 다수의 워드라인으로 상호 연결되며, 상기 제1어레이는 상기 메모리 셀 각각을 판독하기 위해 상기 다수의 비트 라인에 결합되어 제1크기의 차분 신호를 감지하는 다수의 감지 증폭기를 포함하며, 상기 여유 셀은 다수의 비트 라인 및 다수의 워드 라인으로 상기 연결되며, 상기 제2어레이는 상기 여유 셀 각각을 판독하기 위해 상기 다수의 비트라인에 결합되어 상기 제1크기보다 큰 제2크기의 차분 신호를 감지하는 다수의 감지 증폭기를 포함하는 메모리 칩.
  39. 제38항에 있어서, 상기 여유 셀의 제2어레이의 상기 워드 라인은 상기 비트 라인 각각에 결합되어지는 메모리 칩.
  40. 제39항에 있어서, 상기 여유 셀의 제2어레이는 2-셀 어레이를 구비하는 메모리 칩.
  41. 다수의 외부 제어 신호 각각을 수신하는 다수의 제1입력과, 억세스되어질 주어진 메모리 셀의 어드레스를 명목상 표시하는 제1어드레스 신호를 수신하는 다수의 제2어드레스 입력을 포함하여 다수의 동작 모드를 지원하는 메모리에서, 주어진 메모리 억세스 사이클동안 동작 모드를 절정하기 위한 방법으로서, 주어진 메모리 억세스 사이클동안 상기 다수의 외부 제어 신호중 최소한 하나를 수신하여, 상기 주어진 메모리 억세스 사이클 동안 상기 다수의 제2어드레스 입력이 상기 제1어드레스 신호를 수신하지 않을때의 시간 주기를 판단하고, 상기 주어진 메모리 억세스 사이클 동안 메모리가 상기 다수의 동작 모드중 한 모드로 동작하게 되는 것을 표시하는 제2어드레스 신호를 수신하기 위해 상기 시간 주기동안 상기 다수의 제2어드레스 입력을 억세스하고, 상기 주어진 메모리 사이클 동안 메모리를 상기 다수의 동작 모드중 상기 한 모드로 설정하기 위해 상기 제2어드레스 신호를 디코딩하는 단계를 구비한 메모리 동작 모드 설정 방법.
  42. 제41항에 있어서, 메모리는 동시에 하나이상의 동작 모드로 동작될 수 있는 메모리 동작 모드 설정 방법.
  43. 제41항에 있어서, 다수의 외부 제어 신호는 WE, CE 및 RE를 포함하는 메모리 동작 모드 설정 방법.
  44. 제43항에 있어서, 상기 다수의 제2어드레스 입력이 상기 제1어드레스 신호를 수신하지 않을때의 상기 시간 주기는 CE 및 WE가 로우이고 RE가 하이에서 로우로 변화될때 표시되는 메모리 동작 모드 설정 방법.
  45. 제41항에 있어서, 메모리는 온-칩 버퍼에 다비트 에러 정정 워드를 제공하는 온-칩 ECC 블럭을 또한 구비하며, 상기 제2어드레스 신호를 디코딩하는 상기 단계는 상기 온-칩 버퍼에 제어 신호를 공급하는 단계를 또한 구비하는 메모리 동작 모드 설정 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Publications (2)

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MY (1) MY105290A (ko)
SG (1) SG43875A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990070729A (ko) * 1998-02-24 1999-09-15 김영환 서버/클라이언트 구조를 이용한 홈위치등록기의 인터페이싱 방법
KR100407349B1 (ko) * 1996-06-29 2004-04-14 삼성전자주식회사 교환기의 화일전송 장치 및 방법
KR101013280B1 (ko) * 2004-02-13 2011-02-09 주식회사 케이티 전화망을 통한 분산 이기종 음성인식 자동 교환 시스템에대한 자동 관리 장치 및 그 방법

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0617363B1 (en) * 1989-04-13 2000-01-26 SanDisk Corporation Defective cell substitution in EEprom array
US7190617B1 (en) 1989-04-13 2007-03-13 Sandisk Corporation Flash EEprom system
US5535328A (en) * 1989-04-13 1996-07-09 Sandisk Corporation Non-volatile memory system card with flash erasable sectors of EEprom cells including a mechanism for substituting defective cells
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
GB9007790D0 (en) 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
EP0457308B1 (en) * 1990-05-18 1997-01-22 Fujitsu Limited Data processing system having an input/output path disconnecting mechanism and method for controlling the data processing system
EP0502207B1 (en) * 1990-09-20 1997-08-27 Fujitsu Limited Input/output controller
US5278847A (en) * 1990-12-28 1994-01-11 General Electric Company Fault-tolerant memory system with graceful degradation
EP0514664A3 (en) * 1991-05-20 1993-05-26 International Business Machines Corporation Dynamic random access memory with a redundancy decoder
DE69324508T2 (de) 1992-01-22 1999-12-23 Enhanced Memory Systems Inc DRAM mit integrierten Registern
JP2922060B2 (ja) * 1992-07-27 1999-07-19 富士通株式会社 半導体記憶装置
KR950008789B1 (ko) * 1992-07-30 1995-08-08 삼성전자주식회사 멀티-이씨씨(ecc)회로를 내장하는 반도체 메모리 장치
US5327548A (en) * 1992-11-09 1994-07-05 International Business Machines Corporation Apparatus and method for steering spare bit in a multiple processor system having a global/local memory architecture
US5742544A (en) 1994-04-11 1998-04-21 Mosaid Technologies Incorporated Wide databus architecture
US5535226A (en) * 1994-05-31 1996-07-09 International Business Machines Corporation On-chip ECC status
JP3272903B2 (ja) * 1995-03-16 2002-04-08 株式会社東芝 誤り訂正検出回路と半導体記憶装置
US5631868A (en) * 1995-11-28 1997-05-20 International Business Machines Corporation Method and apparatus for testing redundant word and bit lines in a memory array
JPH09245472A (ja) * 1996-03-08 1997-09-19 Mitsubishi Electric Corp メモリカード
US20050036363A1 (en) * 1996-05-24 2005-02-17 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5748547A (en) * 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines
US5708613A (en) * 1996-07-22 1998-01-13 International Business Machines Corporation High performance redundancy in an integrated memory system
US5784391A (en) * 1996-10-08 1998-07-21 International Business Machines Corporation Distributed memory system with ECC and method of operation
DE19647159A1 (de) * 1996-11-14 1998-06-04 Siemens Ag Verfahren zum Testen eines in Zellenfelder unterteilten Speicherchips im laufenden Betrieb eines Rechners unter Einhaltung von Echtzeitbedingungen
US6167486A (en) * 1996-11-18 2000-12-26 Nec Electronics, Inc. Parallel access virtual channel memory system with cacheable channels
US5691946A (en) * 1996-12-03 1997-11-25 International Business Machines Corporation Row redundancy block architecture
US6032264A (en) 1997-04-22 2000-02-29 Micron Technology, Inc. Apparatus and method implementing repairs on a memory device
US6058052A (en) * 1997-08-21 2000-05-02 Cypress Semiconductor Corp. Redundancy scheme providing improvements in redundant circuit access time and integrated circuit layout area
US5963481A (en) * 1998-06-30 1999-10-05 Enhanced Memory Systems, Inc. Embedded enhanced DRAM, and associated method
US6246615B1 (en) * 1998-12-23 2001-06-12 Micron Technology, Inc. Redundancy mapping in a multichip semiconductor package
US6330636B1 (en) 1999-01-29 2001-12-11 Enhanced Memory Systems, Inc. Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank
US6574746B1 (en) * 1999-07-02 2003-06-03 Sun Microsystems, Inc. System and method for improving multi-bit error protection in computer memory systems
US6708254B2 (en) 1999-11-10 2004-03-16 Nec Electronics America, Inc. Parallel access virtual channel memory system
US6574763B1 (en) 1999-12-28 2003-06-03 International Business Machines Corporation Method and apparatus for semiconductor integrated circuit testing and burn-in
US6791157B1 (en) * 2000-01-18 2004-09-14 Advanced Micro Devices, Inc. Integrated circuit package incorporating programmable elements
US6732266B1 (en) * 2000-08-28 2004-05-04 Advanced Micro Devices, Inc. Method and apparatus for reconfiguring circuit board and integrated circuit packet arrangement with one-time programmable elements
DE10120670B4 (de) * 2001-04-27 2008-08-21 Qimonda Ag Verfahren zur Reparatur von Hardwarefehlern in Speicherbausteinen
WO2003001381A1 (en) * 2001-06-21 2003-01-03 Koninklijke Philips Electronics N.V. Method and circuit arrangement for memory error processing
US20030115538A1 (en) * 2001-12-13 2003-06-19 Micron Technology, Inc. Error correction in ROM embedded DRAM
ITMI20020260A1 (it) * 2002-02-12 2003-08-12 Ausimont Spa Dispersioni acquose di fluoropolimeri
US7149941B2 (en) 2002-04-30 2006-12-12 International Business Machines Corporation Optimized ECC/redundancy fault recovery
US7308621B2 (en) 2002-04-30 2007-12-11 International Business Machines Corporation Testing of ECC memories
JP3914839B2 (ja) * 2002-07-11 2007-05-16 エルピーダメモリ株式会社 半導体記憶装置
US6888187B2 (en) * 2002-08-26 2005-05-03 International Business Machines Corporation DRAM cell with enhanced SER immunity
US7010741B2 (en) 2002-10-29 2006-03-07 Mosaid Technologies Method and circuit for error correction in CAM cells
CA2447204C (en) * 2002-11-29 2010-03-23 Memory Management Services Ltd. Error correction scheme for memory
US7131039B2 (en) * 2002-12-11 2006-10-31 Hewlett-Packard Development Company, L.P. Repair techniques for memory with multiple redundancy
US7187602B2 (en) * 2003-06-13 2007-03-06 Infineon Technologies Aktiengesellschaft Reducing memory failures in integrated circuits
US7254754B2 (en) * 2003-07-14 2007-08-07 International Business Machines Corporation Raid 3+3
US7281177B2 (en) * 2003-07-14 2007-10-09 International Business Machines Corporation Autonomic parity exchange
EP1536431A1 (de) * 2003-11-26 2005-06-01 Infineon Technologies AG Anordnung mit einem Speicher zum Speichern von Daten
JP2005203064A (ja) * 2004-01-19 2005-07-28 Toshiba Corp 半導体記憶装置
US7341765B2 (en) * 2004-01-27 2008-03-11 Battelle Energy Alliance, Llc Metallic coatings on silicon substrates, and methods of forming metallic coatings on silicon substrates
JP4413091B2 (ja) * 2004-06-29 2010-02-10 株式会社ルネサステクノロジ 半導体装置
JP4802515B2 (ja) * 2005-03-01 2011-10-26 株式会社日立製作所 半導体装置
KR100694407B1 (ko) * 2005-04-21 2007-03-12 주식회사 하이닉스반도체 불량 셀 교정 회로를 포함하는 불휘발성 강유전체 메모리장치
US20060265636A1 (en) * 2005-05-19 2006-11-23 Klaus Hummler Optimized testing of on-chip error correction circuit
US7298171B2 (en) * 2005-07-08 2007-11-20 United Memories, Inc. Layout area efficient, high speed, dynamic multi-input exclusive or (XOR) and exclusive NOR (XNOR) logic gate circuit designs for integrated circuit devices
US7404136B2 (en) * 2005-07-15 2008-07-22 Infineon Technologies Ag Semiconductor memory device including a signal control device and method of operating the same
KR100669352B1 (ko) * 2005-09-07 2007-01-16 삼성전자주식회사 카피 백 프로그램 동작 동안에 에러 검출 및 데이터 리로딩동작을 수행할 수 있는 낸드 플래시 메모리 장치
JP4768374B2 (ja) * 2005-09-16 2011-09-07 株式会社東芝 半導体記憶装置
KR20070076849A (ko) * 2006-01-20 2007-07-25 삼성전자주식회사 메모리 카드의 카피백 동작을 수행하는 장치 및 방법
JP2007257791A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7774684B2 (en) 2006-06-30 2010-08-10 Intel Corporation Reliability, availability, and serviceability in a memory device
KR101364443B1 (ko) * 2007-01-31 2014-02-17 삼성전자주식회사 메모리 시스템, 이 시스템을 위한 메모리 제어기와 메모리,이 시스템의 신호 구성 방법
US7840876B2 (en) * 2007-02-20 2010-11-23 Qimonda Ag Power savings for memory with error correction mode
US7499308B2 (en) * 2007-03-21 2009-03-03 International Business Machines Corporation Programmable heavy-ion sensing device for accelerated DRAM soft error detection
US9471418B2 (en) * 2007-06-19 2016-10-18 Samsung Electronics Co., Ltd. Memory system that detects bit errors due to read disturbance and methods thereof
JP4868607B2 (ja) * 2008-01-22 2012-02-01 株式会社リコー Ｓｉｍｄ型マイクロプロセッサ
US20110173577A1 (en) * 2008-02-01 2011-07-14 International Business Machines Corporation Techniques for Pattern Process Tuning and Design Optimization for Maximizing Process-Sensitive Circuit Yields
JP2010003348A (ja) * 2008-06-19 2010-01-07 Toshiba Corp 半導体記憶装置及び誤り訂正方法
US20110088008A1 (en) * 2009-10-14 2011-04-14 International Business Machines Corporation Method for conversion of commercial microprocessor to radiation-hardened processor and resulting processor
US8458572B1 (en) 2009-11-24 2013-06-04 Apple Inc. Efficient storage of error correction information in DRAM
US8365015B1 (en) 2010-08-09 2013-01-29 Nvidia Corporation Memory-based error recovery
TW201212035A (en) * 2010-09-10 2012-03-16 Jmicron Technology Corp Access method of volatile memory and access apparatus of volatile memory
KR20120076814A (ko) * 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 집적회로 칩, 마스터 칩과 슬레이브 칩을 포함하는 시스템 및 이의 동작방법
US8719648B2 (en) 2011-07-27 2014-05-06 International Business Machines Corporation Interleaving of memory repair data compression and fuse programming operations in single fusebay architecture
US8484543B2 (en) * 2011-08-08 2013-07-09 International Business Machines Corporation Fusebay controller structure, system, and method
JP5481444B2 (ja) * 2011-08-31 2014-04-23 株式会社東芝 半導体装置
US8837240B2 (en) 2011-08-31 2014-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device and defective cell relieving method
US8537627B2 (en) 2011-09-01 2013-09-17 International Business Machines Corporation Determining fusebay storage element usage
KR102143517B1 (ko) 2013-02-26 2020-08-12 삼성전자 주식회사 에러 정정회로를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
US9430328B2 (en) 2014-01-24 2016-08-30 Stmicroelectronics S.R.L. Error correction in memory devices by multiple readings with different references
US9349490B2 (en) 2014-01-24 2016-05-24 Stmicroelectronics S.R.L. Error correction in differential memory devices with reading in single-ended mode in addition to reading in differential mode
KR102178137B1 (ko) * 2014-08-26 2020-11-12 삼성전자주식회사 반도체 메모리 장치, 이의 에러 정정 방법 및 이를 포함하는 메모리 시스템
US9703632B2 (en) * 2014-11-07 2017-07-11 Nxp B. V. Sleep mode operation for volatile memory circuits
US9692455B2 (en) 2015-09-11 2017-06-27 Micron Technology, Inc. Multi channel memory with flexible code-length ECC
KR20170035103A (ko) 2015-09-22 2017-03-30 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102435181B1 (ko) 2015-11-16 2022-08-23 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
FR3044817B1 (fr) * 2015-12-02 2017-12-22 St Microelectronics Rousset Procede de gestion d'une ligne de bits defectueuse du plan memoire d'une memoire non volatile et dispositif de memoire correspondant
KR20180073129A (ko) * 2016-12-22 2018-07-02 에스케이하이닉스 주식회사 에러 정정 코드 회로를 갖는 반도체 메모리 장치
US9905315B1 (en) * 2017-01-24 2018-02-27 Nxp B.V. Error-resilient memory device with row and/or column folding with redundant resources and repair method thereof
US10916324B2 (en) 2018-09-11 2021-02-09 Micron Technology, Inc. Data state synchronization involving memory cells having an inverted data state written thereto
KR102211648B1 (ko) * 2019-03-08 2021-02-03 서울대학교산학협력단 신드롬을 기반으로 한 전자 서명을 통해 데이터 통신이 가능한 전자 장치 및 그 동작 방법
US10998081B1 (en) * 2020-02-14 2021-05-04 Winbond Electronics Corp. Memory storage device having automatic error repair mechanism and method thereof
KR102610253B1 (ko) * 2022-11-23 2023-12-06 넷솔 주식회사 데이터 복구 방법 및 데이터 복구를 수행하는 비휘발성 메모리

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3387286A (en) * 1967-07-14 1968-06-04 Ibm Field-effect transistor memory
US3714637A (en) * 1970-09-30 1973-01-30 Ibm Monolithic memory utilizing defective storage cells
US3735368A (en) * 1971-06-25 1973-05-22 Ibm Full capacity monolithic memory utilizing defective storage cells
US3753244A (en) * 1971-08-18 1973-08-14 Ibm Yield enhancement redundancy technique
US3781826A (en) * 1971-11-15 1973-12-25 Ibm Monolithic memory utilizing defective storage cells
US3755791A (en) * 1972-06-01 1973-08-28 Ibm Memory system with temporary or permanent substitution of cells for defective cells
JPS5539073B2 (ko) * 1974-12-25 1980-10-08
US4335459A (en) * 1980-05-20 1982-06-15 Miller Richard L Single chip random access memory with increased yield and reliability
JPS5771596A (en) * 1980-10-20 1982-05-04 Fujitsu Ltd Nonolithic memory chip provided with correcting function
US4380066A (en) * 1980-12-04 1983-04-12 Burroughs Corporation Defect tolerant memory
US4493081A (en) * 1981-06-26 1985-01-08 Computer Automation, Inc. Dynamic memory with error correction on refresh
JPS58139399A (ja) * 1982-02-15 1983-08-18 Hitachi Ltd 半導体記憶装置
JPS59231852A (ja) * 1983-06-15 1984-12-26 Hitachi Ltd 半導体装置
JPS6013400A (ja) * 1983-07-01 1985-01-23 Hitachi Micro Comput Eng Ltd 半導体記憶装置
US4570084A (en) * 1983-11-21 1986-02-11 International Business Machines Corporation Clocked differential cascode voltage switch logic systems
DE3582376D1 (de) * 1984-08-03 1991-05-08 Toshiba Kawasaki Kk Halbleiterspeicheranordnung.
JPS6150293A (ja) * 1984-08-17 1986-03-12 Fujitsu Ltd 半導体記憶装置
US4654849B1 (en) * 1984-08-31 1999-06-22 Texas Instruments Inc High speed concurrent testing of dynamic read/write memory array
JPS6199999A (ja) * 1984-10-19 1986-05-19 Hitachi Ltd 半導体記憶装置
JPS61126697A (ja) * 1984-11-22 1986-06-14 Toshiba Corp 半導体記憶装置
JPH0754640B2 (ja) * 1984-11-22 1995-06-07 株式会社東芝 半導体記憶装置の製造方法
US4726021A (en) * 1985-04-17 1988-02-16 Hitachi, Ltd. Semiconductor memory having error correcting means
JPS61264599A (ja) * 1985-05-16 1986-11-22 Fujitsu Ltd 半導体記憶装置
JPS61278100A (ja) * 1985-05-31 1986-12-08 Mitsubishi Electric Corp 半導体記憶装置
JPS61294562A (ja) * 1985-06-21 1986-12-25 Mitsubishi Electric Corp 半導体記憶装置
JPS6318598A (ja) * 1986-07-09 1988-01-26 Nippon Telegr & Teleph Corp <Ntt> 自己訂正半導体メモリ
JPS62250600A (ja) * 1986-04-22 1987-10-31 Sharp Corp 半導体集積回路装置
JPS62293598A (ja) * 1986-06-12 1987-12-21 Toshiba Corp 半導体記憶装置
US4845664A (en) * 1986-09-15 1989-07-04 International Business Machines Corp. On-chip bit reordering structure
US4754433A (en) * 1986-09-16 1988-06-28 Ibm Corporation Dynamic ram having multiplexed twin I/O line pairs
US4801988A (en) * 1986-10-31 1989-01-31 International Business Machines Corporation Semiconductor trench capacitor cell with merged isolation and node trench construction
JPS63133395A (ja) * 1986-11-25 1988-06-06 Toshiba Corp 半導体記憶装置
JP2590897B2 (ja) * 1987-07-20 1997-03-12 日本電気株式会社 半導体メモリ
JP2509297B2 (ja) * 1987-08-31 1996-06-19 沖電気工業株式会社 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ
JPH01184787A (ja) * 1988-01-19 1989-07-24 Toshiba Corp 半導体メモリ
US5022006A (en) * 1988-04-01 1991-06-04 International Business Machines Corporation Semiconductor memory having bit lines with isolation circuits connected between redundant and normal memory cells
US5015880A (en) * 1989-10-10 1991-05-14 International Business Machines Corporation CMOS driver circuit
US4999815A (en) * 1990-02-13 1991-03-12 International Business Machines Corporation Low power addressing systems

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100407349B1 (ko) * 1996-06-29 2004-04-14 삼성전자주식회사 교환기의 화일전송 장치 및 방법
KR19990070729A (ko) * 1998-02-24 1999-09-15 김영환 서버/클라이언트 구조를 이용한 홈위치등록기의 인터페이싱 방법
KR101013280B1 (ko) * 2004-02-13 2011-02-09 주식회사 케이티 전화망을 통한 분산 이기종 음성인식 자동 교환 시스템에대한 자동 관리 장치 및 그 방법

Also Published As

Publication number Publication date
DE69123372D1 (de) 1997-01-16
MY105290A (en) 1994-09-30
CA2034027C (en) 1995-12-19
SG43875A1 (en) 1997-11-14
KR950011728B1 (ko) 1995-10-09
EP0442301A2 (en) 1991-08-21
JPH0689595A (ja) 1994-03-29
HK62097A (en) 1997-05-16
US5134616A (en) 1992-07-28
CA2034027A1 (en) 1991-08-14
EP0442301A3 (en) 1993-04-07
AU6995891A (en) 1991-08-15
JP2539950B2 (ja) 1996-10-02
EP0442301B1 (en) 1996-12-04

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