JPS6150293A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、誤り訂正機能を有する半導体記憶語Ｔに関し
２、ＥＣＣ及び、冗長ビットを付加してソフト、ハード
両面のエラーに対処できるようにしたもので１））る。

従来技術と問題点 ダイナミ’７り型メモリの大容器化は各セルのｒｌ電荷
を減少させることになるのでα線によるソフトエラーが
佳し易りする。メモリから読み出されたデータの良否は
パリティチェックにより判定できるがパリティチェ７り
ではエラーの有ることは分っても、どのビットがエラー
なのかは分らず、従ってエラー訂正はできない、エラー
ビットが分り、訂正可１１ヒとするために、第５図のメ
モリ構成が提穿さ！ｔている。同図においてＭＣＡは多
数のグイナミソク型メモリセルＭＣをマトリクス状に配
列したメモリセルアレイで、横方向には（ｋｘｍ）本の
ビット線ＢＬが、また縦方向にはｎ本のワード線ＷＬが
設けられる。１本のワード線ＷＬが選択されると同時に
（ｋＸｍ）ピントのセルＭＯからデータが読み出され、
マルチプレクサＭＰＸでそのうちの１ビツトだけが選択
される。ＤＳＧはこの選択を行うデータセレクトゲート
で、図示せぬカラムデコーダの出力で制御される。ＤＢ
ｔＪｓはデータバスである。

上述した読み出し動作と同時にセレクタＳＥＬでは、選
択ワード線に接続された全て（ｋｘｍビット）のメモリ
セルのデータを垂直方向ｍビット、水平方向にビット°
のＨ−Ｖマトリクスとなるように仮想的に配列し直し、
垂直パリティ発生器ｖｐＧと水平パリティ発生５８Ｐ（
１，で各方向のパリティを発生する。この場合にはにビ
ー／　トの垂直パリティとｍピッＩ−の水平パリティが
得られる。■ＳＧは垂直パリティ発生器■ＰＧに入力す
るｋＸｍビットから選択ビット線のデータが屈する垂直
列のｍビットのデータを図示せぬデコーダ出力で選択す
る垂直セレクトゲート、Ｈ３（１，は水平パリティ発４
４：１１１　Ｐ　Ｃ＋に入力するｋｘｍビットから選択
ピッＩ−線データが屈する水平列のにビ、７トのデータ
を図示せぬデコーダ出力で選択する水平セレノＩ・ゲー
トである。

ＰＣＡはデータ書込み時に上記と同様にして求めた垂直
パリティおよび水平パリティを書込んでおくパリティセ
ルアレイである。このパリティセルアレイＰＣＡの構成
は、各ワード線ＷＬについてそれぞれ水平パリティセル
ＨＰＣがｍビット、垂直パリティセルＶＰＣかにビット
である。ＢＬ’はこれらのセルＲＰＣ，ＶＰＣに関する
（ｋ＋ｍ）本のピント線で、その出力はセレクタＳＥＬ
内のバリティセレノｊ・ゲートＰＳＧで選択され、パリ
ティ発生器”　Ｐ　Ｇ　、ＨＰ　Ｇの出力と比較される
。

ＣＭＰはその比！Ｐ２器で、一致すると０、不一致のと
き１を出力する。この１出力は、１本のワード線のデー
タを上記に×ｍのＨ−Ｖマトリクスに配列し直したとき
、誤りが生じているデータビットを含む垂直および水平
のパリティグループのパリティが同時に入力したときに
生じ、これはこれらのｕｉ、水平の行、列の交点のビッ
トがエラーであることを示す。従って、このｌ出力をデ
ータバスＤＢＵＳを一方の入力とするＥＯＲゲートＧ１
に入力すれば、そのときのデータ、つまり誤りの生じて
いるデータは反転され、訂正されたデータ１）ｏｕ’ｒ
がＩＭられる。

この誤り訂正機能は、α線によるソフトエラーのみなら
ず、ハード的なビット不良、或いはビット線不良に対し
ても有効である。しかし、訂正可能なのは各に、　ｍピ
ントにつき１ビツト（上記Ｈ−■マトリクスで任息の行
、列を選択したときその交点ビットのみエラーのとき）
であるから、この機能でハードエラーに対処し、不良チ
ップを正常チップにしてしまうと、その後の動作段階で
は）１−Ｖマトリクス上での同−行又は列に生じるソフ
トエラーを訂正する能力を失う。

一方、ハードエラー救済のための冗長技術が公知であり
、ロー冗長即ち冗長ワード線を付設して不良ワード線を
置換する冗長構成に関しては、従来技術をそのまま上記
の誤り訂正機能付記憶装置に通用することができ、特定
ワード線に沿うハード不良は冗長技術で救済し、且つソ
フトエラーは上記Ｈ−Ｖマトリクスを用いる２次元パリ
ティ方式で０１正する構成を格別の困難なしに実現でき
る。

しかしコラム冗長構成の適用は、従来技術の延長では困
難である。不良コラムの冗長コラムへの切換えは、従来
技術においては単にデータバス線への結合を正規コラム
群と冗長コラムとで切換え（６制御ずれｌ；Ｊ？　’／
Ｎんだ。しかし、Ｈ−Ｖマトリクスを用いる２次元パリ
ティを併せて行なうためには、パリティを取るべきコラ
ムデータ群中に不良コラムデータが〆昆入するのを禁止
し、冗長コラムデータでＵ￥１換しなければならない。

不良コラムの発生位置は不定であるから、このような切
換制御回路を組込むのは膨大な素子数を要し、実用的で
ない。

発明の目的 本発明は船足コラムに沿うハード不良は冗長コラムによ
る冗長方式で訂正し、ソフトエラーは上記ト（−■マト
リクスを用いる２次元パリティ方式で訂正可能なように
することにより高密度メモリの歩留り向上を図りかつα
線対策を施こそうとするものである。

そして膨大な数の切換制御素子を要することなしに、不
良コラムデータによって２次元パリティに支障を生しる
のを阻止し、冗長コラムデータによって正常な２次元パ
リティを行ない、正常な誤り訂正を可能とする制御手段
を提供することを目的とする。

発明の構成 本発明は、選択ワード線に接続された複数コラム線分メ
モリセルの読出しデータを受け、これらを仮想的にパリ
ティチェック用の２次元マトリクスに凸己列し直して、
該マトリクスの垂直パリティおよび水平パリティを発生
し、同様にして求めそして予め記１．ａ装置に格納して
おいた垂直パリティおよび水平パティと比較して読出し
データの誤りを訂正する誤り訂正回路を備えた半導体記
憶装置において、不良コラムを置換する冗長コラムと、
選択コラムに対して垂直又は水平パリティを取るべきコ
ラノ、ア゛−夕Ｕ）’中に不良コラムからのデータが含
まれるときその不良コラムの続出しデータの垂直又は水
平パリティ発生回路へのデータ取込みを選択的に禁止す
るインヒビット回路と、該インヒビット回路が該禁止動
作をしたときに、前記垂直又は水平パリティ発生回路出
力と前記冗長コラムからのデータとでパリティを発生し
て前記垂直又は水平パリティとする回路とを備えてなる
ことを特徴とするものである。

このようにするとハード的なコラム不良は冗長コラムに
よって補われるので、パリティチェックによる誤り訂正
機能はα線等によるソフトエラーの訂正だけに使用でき
、パリティチェック用マトリクス」−の注目垂直又は水
平列に該当するコラム群中に不良コラムが含まれている
ような場合にも冗長コラムデータを使用して正しいデー
タへの訂正が可１ｊシになる。以下、図示の実施例を参
照しながらこれを詳細に説明する。

発明の実施１列 第１図は本発明の一実施例を示す回路図で、第５図と同
一部分には同一符号が付しである０本例が第５図と異な
る点は、冗長セルアレイＲＣＡ　（冗長コラム）を設け
てその出力とパリティ発生器ＨＰＣ；、ＶＰＧの各出力
をＥＯＲゲートＧ２．Ｇｓに入力するようにしたこと、
およびセレクタＳＥＬとパリティ発生器ＲＰＣ，ＶＰＧ
Ｏ間にインヒビフト回路ＩＣｏ、ｌｃ＋を介在させ、ま
た冗長セルアレイＲＣＡとＥＯＲゲートＣ２，Ｇｓの間
にインヒビット回路ＩＣ２，１Ｃ：ｌを介在させたこと
、そしてこれらのインヒビ・ノド回路ＩＣｎ〜ＩＣ３を
インヒビット制御回路ＣＴＬで制御するようにしたこと
等である。冗長セルアレイＲＣＡはメモリセルアレイＭ
ＣＡの１ビ・ノド線と同じビット数の冗長セルを配列し
たもので、各冗長セルはメモリセルアレイＭ　ＣＡと共
通のワード線ＷＬで選択される。ＥＯＲゲートＧ＜、Ｇ
ｓとアントゲ−）０％は第５図の比較器ＣＭ　Ｐを構成
し、ＥＯＲゲート０２．０３の出力がＥＯＲゲートＧ４
゜Ｇ５の各−万の入力となる。これらＥＯＲゲートｃ、
、Ｃ１の各他方の入力はパリティセルアレイＰＣＡから
の水平および垂直パリティである。

第２図はインヒビット回路ＩＣｏ〜ＩＣコの基本構成で
、ＩＣ２およびＩＣｚ４よこれを１組、そしてｌｃｏは
１（組、またＩＣ＋はｍ組備える。ＤＢは入力を意味し
、またＤＢＰは出力を意味する。

実際にはセレクタＳＥＬの出力は相補的なので、これら
の反転入力ＤＢと反転出力ＤＢＰがある。

ＭＯ５＋・ランジスタＱ１．Ｑ２は入力ＤＢ、ＤＢのイ
ンヒビット用で、オンで出力許容、オフで出力阻止（イ
ンヒビット）となる。これらのトランジスタＱ１．Ｑ？
を制御するのはトランジスタＱ５゜Ｃ６からなるＭＯＳ
インバータの出力Ｎ１である。

この・１ンハータはインヒビット信号ＩｓがＨ（ハイ）
レベルのときトランジスタＱｌ、Ｑ２をオフにし、入力
ＤＢ、ＤＢのレベルがそのまま出力ＤＢＰ、ＤＢＰとな
ることを阻止する。代りに、トランジスタＱ’：＋、Ｑ
ａをオンにし、出力ＤＢＰはＬ（ロー）、出力ＤＢＰは
Ｈに固定する。これにより不良コラムからのデータは、
実質的には強制的に′０”にされる。パリティ発生Ｅ”
ｙ　Ｉ−Ｉ　Ｐ　Ｇ　、　　ＶＰＣは基本的には奇パリ
ティを発注するＥＯＲゲートの集合体で構成されるから
、特定の１ビツトデークを強制的に“０２にすることは
、当該データを不採用として残余のデータ群でパリティ
を取ることと！Ｉ７−価である。ＶＣＣはＨレベルの基
になる電源電圧、ＧＮＤばＬレベルの基になるアース電
位である。

インヒビット信号１５はインヒビット制御回路ＣＴＬか
ら発生される。この制御回路ＣＴＬは、ハード障害のあ
るコラム線のアドレス（以下、不良アドレスという。）
を格納した読み出し専用メモリＲＯＭと、その不良アド
レスとコラム選択用外部アドレスａＩｌ”’ａｎを比軟
して一致したときインヒビット信号ＩＳをＨにするイン
ヒビット信号発生回路ＩＳＯとを備える。第３図はその
具体例で、ＲＯＭ以外はインヒビッ！・発生回路ＩＳＯ
を構成する各要素である。外部アドレス’ａ　１〜ａｎ
は２＋−に、２°−１−ｍとなる様なａｌ　を境に分Ｄ
Ｉされ、ａｌ　〜ａ、　　は比較器ＣＭＰ２へ、またａ
１＋１〜ａｎは０ＭＰ＋へ入力される。不良コラムアド
レスメモリＲＯＭも外部コラムアドレスと間じビット数
を有し、その出力Ａ１〜ＡｎのうちＡ１〜八ｉを比φ受
器ＣＭＰ２とデコーダＤＥＣ＋に、またＡ　ｉｔ　（〜
Ａ　ｎを比較器ＣＭＰ１とデコーダＤＥＣ２に与える。

比較器ＣＭＰ＋、又はＣＭＰ２はそれぞれの不良アドレ
ス入力と外部アドレス入力とが完全に一致したときにそ
れぞれインヒビ・７ト活性化１ご号ＩＡＳｋ、ＩＡＳｍ
を出力する。デコーダＤＥＣ１の出力ＤＦＡｋはに本で
、そのうち１ビツトだけが１になり、これが不良ビット
線（不良コラム）の位置を示す。デコーダＤＥＣ２の出
力ＤＦＡｍはｍ本で、これも１ビツトだけが１になって
同じ不良ビット線の位置を示す。２つのデコーダＤＥＣ
Ｉ、ＤＥＣ２が異なる出力ＤＦＡｋ。

ＤＦＡｍで同じ不良ビット線の位置を示すのは、セレク
タＳＥＬの構成が水平パリティ発生器ＨＰＧへはに本の
パスラインで、また垂直パリティ発生器Ｖ　Ｐ　Ｑへは
ｍ本のパスラインでそれぞれデータを受渡すようにして
いるため（前述のＨ−Ｖマトリクスに合わせるため）で
ある。そして各デコーダＤＥＣ１，ＤＥＣ２がそれぞれ
指示する不良ピント線位置に対し、インヒビフト回路Ｉ
Ｃ０１ＩＣ１に入るに本及びｍ本のデータバス対におい
て、実際に不良コラムからの不良データが来るのは、そ
れぞれ１／ｍ及び１／にである。つまり各デコーダＤＥ
Ｃ＋、又はＤＥＣ２に対し、入力される部分コラムアド
レス以外の残余の部分コラムアドレスと対応外部コラム
アドレスとが一致したときに、当該デコーダＤＥＣ＋又
はＤＥＣ２出力　。

の指示するデータバス対上に不良コラムデータが転送さ
れて来る。比！２器ＣＭＰ　＋’、ＣＭＰ　２はこのと
きにのみアンドゲートを介してデコーダ出力を送出させ
インヒビット動作を行なわせて不良コラムデコーダを強
制的に“０″にするものである。

以下この動作を更に詳細に説明する。

デコーダＤＥＣＩ、ＤＥＣ２の出力ＤＦＡｋ。

ＤＦＡｍはワード線が選択されるとき常に発生し、これ
をインヒビット活性化信号ＩＡＳｋ、ｒＡｓｍの発生時
だけ有効とするためにアンドゲートａ、ｌ。

Ｇ１２を設け、その出力ｒｓｋ、ｌｓｍをインヒビ、ト
回ｔｔ’３１ｃｏ、ＩＣｍへ与えるようにする。

このようにすると比較器ＣＭＰ　＋　、ＣＭＰ　２の出
力ＩＡＳｋ、及びＩ　ＡＳｍがいずれもＬのとき、つま
り、パリティチェック用マトリクス上において選択コラ
ムデータを含む水平列及びｍｌｌｉＩ列のいずれにも不
良コラムデータが含まれないときはアントゲ−１・Ｇｌ
　ｌ　＝　Ｇｌ　２の出力ｌ５ｋ（ｋ本）、ｒｓｍ（ｍ
才のは全てしてあるからインヒビ、７ト回路ＩＣｏ、ｌ
ｃ＋は全てスルーの状態となる。

第２図の回路で言えば、ＩｓがしてトランジスタＱ１．
Ｑ２がオン、トランジスタＱ）、Ｇ４がオフの状態であ
る。このときＩＳｋを入力とする。

オアゲートｃ１３の出力はＬ１従ってその出力を反転す
るインバータＧ１４の出力ＲＡＳ、ｋ（１本）は８にな
る。このＲＡＳｋがインヒビット回路ＩＣ２に幻するＱ
５号Ｉｓになり、これがＨのためＥＯＲゲートＧ２の入
力は一方がインヒビット回路Ｉ０２からの固定出力Ｏ５
他方がパリティ発生器ＨＰＧからの出力となる。従って
、水平パリティ発生ｚ＋ｔｒ＞ｃの出力はそのままＥＯ
ＲゲートＧ。

に入力する。同時にＩＳｍを入力とするオアゲートＣ，
Ｓの出力はしてあるから、その出力を反転するインハー
クＧ１６の出力ＲＡＳｍもＨとなる。

このＲＡＳｍがインヒビット回路ｒｃ３に対する信号Ｉ
ｓになるので、ＥＯＲゲートＧ３のインヒビット回路ｌ
０３１則からの入力は０になる。この結果、垂直パリテ
ィ発生器ｖｐｃの出力はＥＯＲゲー）０３をそのまま通
過してＥＯＲゲートＧ５に入力する。

これに対し、比較ＥＳＣＭＰｌにおいて、各々入力され
る部分外部アドレスと部分不良アドレスが一致してピン
トビット活性化信号ＩＡＳｋがＨになるとデコーダＤＥ
Ｃ＋の出力ＤＦＡｋはそのままアンドゲートＧ１１を通
過してＩＳｋとなる。

従って、インヒビノド動作ＩＣｏではに本のうち１本が
Ｈとなっている信号ＩＳｋを受けて該当する不良コラム
のデータがそのままパリティ発生器ＨＰＧに入らないよ
うにする（代わりに０を入力する）、比較器ＣＭＰ２に
おいて外部アドレスと不良アドレスの一致が検出された
ときも全く同様であり、デコーダ出力ＤＦＡｍがＩ　Ｓ
、ｍになる。

また、・ｆンヒビット回路ＩＣ＋についても同様であり
、ＩＳｍが示す不良コラムデータをインヒビットして代
わりに０をパリティ発生器■ＰＣに入力する。このとき
はＲＡＳｋ、又はＲＡＳｍ又はその両刃がＬであるから
インヒビット回路ＴＣ２゜又はＩＣコ又はその両方が冗
長セルアレイＲＣＡの出力をそのまま通過させる。冗長
セルアレイＲＣＡ出力はＥＯＲゲート０２，０３でパリ
ティ発生器１（ＰＣ，ＶＰＧ出力に対しパリティ処理を
加えることになる。このときパリティ発生器ＲＰＣ，。

■ＰＧは不良ピント情報を除いたパリティ出力を生じて
おり、ＥＯＲゲー）０２．Ｇ３で冗長ビット情報を加え
たパリティ出力が得られるものである。こうして修正し
たパリティ発生器ＶＰＧ、ＲＰＣの出力はパリティセル
アレイＰＣＡがらのパリティ出力と比較器Ｇ＝、０５．
Ｇａで前述のように比較され、ＥＯＲゲー）−Ｇｔで読
出しデータの修正を行なう。

ハードエラーコラムが有るワード線の他のコラムにソフ
トエラーがある、例えばハードエラーコラムデータのＨ
−Ｖマトリクス上のアドレスを横大方向でｉ＠目、縦ｍ
方向でｊ番目即ち（ｉ、ｊ）としてその横方向で隣りの
ビット（ｉ＋１．ｊ）にソフトエラーが生じたとすると
、正規コラムからのデータを使用する限りは該１番の横
線に対する水平パリティＨＰｊはエラー指示不能となる
。

しかしこのときは出力ＤＦＡｋのｉ番目がＨになってお
り、そして上δ己ソフトエラーピントがアクセスされる
とき比較器ＣＭＰ１が、８ｉｔｔｍ方向ｊ番目の水平列
の水平パリティを発生すべき外部アドレスであり、これ
は冗長ＲＯＭ格納の対応部分不良アドレスと一致するこ
とを検出して出力ｒＡｓｋをＨにし、アントゲートＱｌ
　ｌにてデコーダＤＥＣ１出力を通過させる。従ってイ
ンヒビット回路ＩＣｏにおいて、ｉ番目のコラムチ゛−
夕がピントビットされる。このときピントピット回路Ｉ
Ｃ。

に入力されているのはｊ＠目氷水平列コラムデータ群で
あり、かくして水平パリティコラムデータ群中で水平ｊ
列中１＠目のコラムデータ（つまり不良コラムからのデ
ータ）がピントビットされる。

水平パリティ発生回路）ＩＰＣでは残りのに−１１のコ
ラムデータでパリティを発生し、インヒビット回路ＩＣ
２及びＥＯＲゲートＧ２にて更に冗長コラムデータを用
いて最終的に正常な水平パリティを発生ずる。垂直パリ
ティに関しては、ｉ＋１番目垂直列中は不良コラムデー
タを含まれないから、データセレクタＳＥＬからのｍ（
囚のコラムデータでそのまま垂直パリティを発生すれば
よいが、このときは比較器ＣＭＰ　２にて比較されるか
部分コラムア１ルスについては、ＲＯＭ中の不良コラム
アドレスと外■５アドレスが不一致であり、結果的にイ
ンヒビット回路ＩＣ＋はインヒビノド動作しない９以上
によりＨ−Ｖマトリクス上の（ｉ＋１、ｊ）のコラムを
アクセスする際にも、（ｉ。

ｊ）コラムの不良データが冗長コラムの正常データに訝
換えられて正常な水平、垂直パリティが発生され、ソフ
トエラーを生じても正常データへの訂正が可能である。

上記の１タリにおいて、Ｈ−Ｖマトリクス上の（ｉ。

ｊ）コラム（つまりハードエラーのある不良コラム）が
アクセスされた場合は、ＲＯＭ格納の不良コラムアドレ
スと外部コラムアドレスが完全一致し、ＩＡＳｍ、ＩＡ
Ｓｋが共にＨとなってＡＮＤゲートｃ、？出力ＭＰＸＳ
をＨにし、これは第１図のマルチプレクサＭＰＸにおい
て、データ出力を正規側コラムのデータバスＤＢｔＪＳ
出力から冗長コラムＲ，ＣＡ側出力に切換える。その他
のＭＰＸＳがＬの期間は正規側のデークバスＤＢＴＪＳ
出力を出す。一方、水平、垂直パリティ発生系のいずれ
においても、前述と同様の動作によって、水平列中ｉ番
目、垂直列中３番目のコラムデータがインヒビットされ
、各々冗長コラムデータにより追加のパリティ発生処理
がＥＯＲゲー）０２．Ｇｓにてなされる。よってハード
エラーのある不良コラムに代えて冗長コラムをアクセス
する動作のときにも正常のパリティチェック、誤り訂正
を行なうことが可能である。

第４図はパリティセルアレイＰＣＡにハード阻害があっ
てもこれを救済できるようにした本発明の他の実施例で
ある６男１図の例では冗長セルアレイＲＣＡをメモリセ
ルアレイＭ　ＣＡと置き換える場合を示したが、本例で
はそれを更に拡張してメモリセルアレイＭＣＡのみなら
ずパリティセルアレイＰＣΔとも置換できるようにして
いる。具体的には水平パリティセルＲＰＣに対するイン
ヒビット回路ＩＣ４と垂直パリティセルＶＰＣに対する
インヒピット回路ＩＣ５を追加し、その出力とパリティ
発生ＷＨＰＣ，ＶＰＣの出力を先ずＥＯＲゲーｉＧ４．
Ｃ；５に入力する。このようにするとインヒビット回路
ＩＣ４，ＩＣ５がスルーのときは、ＥＯＲゲートＧ−、
Ｇｓの出力が直ちに水平、真直の各パリティチェックの
結果となるので、インヒビット回路ＩＣ２，ＩＣ：ｌか
らは固定的にＬを出力させてＥＯＲゲートＧ２．Ｇ３の
出力をそのままアントゲ−）Ｇ６へ入力させるようにす
ればよい。この動作はメモリセルアレイＭ　ＣＡおよび
パリティセルアレイＰＣＡにハード［がない場合である
。

これに対し、パリティセルアレイＰＣＡにハード障害が
あるときは冗長セルアレイＲＣＡをその代りに用い、パ
リティセルアレイＰＣＡから不良ピットを読み出すとき
インヒビット回路ＩＣ４゜ＩＣ５から固定的にＬを出力
し、代りに冗長セルアレイＲＣＡの出力を用いるように
インヒビット回路ＩＣ２，１Ｃ３をスルーにする。この
ためには第３図のメモリＲＯＭにはパリティビットの不
良アドレスも格納しておき、インヒビソ１−回路ＩＣ４
，１ＣＳ　　（これらも第２図の構成をとる）用のイン
ヒビ・ントイ君号ＰＩＳｋ、ＰＩＳｍを発生する様にす
る。これは第２図のＩｓに相当する。

発明の効果 以上述べたように本発明によれば、半導体記ＪＩＱ装置
のハード的な障害は冗長セルで対応できるので、Ｈ−Ｖ
パリティチェックによる誤り訂正機能はソフトエラ一対
策だけに使用できる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図はイシ
ヒピソト回路の一例を示す回路図、第３図はインヒビッ
ト制御回路の一例を示す回路図、第４図は本発明の他の
実施例を示す回路図、第５図は従来の誤り訂正機能を有
した半導体記憶装置の回路図である。 図中、ＭＣＡはメモリセルアレイ、ＰＣＡはパティセル
アレイ、ＷＬｆまワード写泉、ＢＬ、ＢＬ′はビット線
、ＳＥＬはセレクタ、ＨＰＣは水平パリティ発生器、Ｖ
ＰＧは垂直パリティ発生器、ＲＣＡは冗長セルアレイ、
ＩＣｏ〜ｌｃ５はインヒビノド回１？＆、ＣＴＬはイン
ヒビット制御回路である。

Claims (1)

【特許請求の範囲】
1. 　選択ワード線に接続された複数コラム線分メモリセル
   の読出しデータを受け、これらを仮想的にパリテイチェ
   ック用の２次元マトリクスに配列し直して、該マトリク
   スの垂直パリテイおよび水平パリテイを発生し、同様に
   して求めそして予め記憶装置に格納しておいた垂直パリ
   テイおよび水平パティと比較して読出しデータの誤りを
   訂正する誤り訂正回路を備えた半導体記憶装置において
   、不良コラムを置換する冗長コラムと、選択コラムに対
   して垂直又は水平パリテイを取るべきコラムデータ群中
   に不良コラムからのデータが含まれるときその不良コラ
   ムの読出しデータの垂直又は水平パリテイ発生回路への
   データ取込みを選択的に禁止するインヒビット回路と、
   該インヒビット回路が該禁止動作をしたときに、前記垂
   直又は水平パリテイ発生回路出力と前記冗長コラムから
   のデータとでパリテイを発生して前記垂直又は水平パリ
   テイとする回路とを備えてなることを特徴とする半導体
   記憶装置。