JPH0582000B2 - - Google Patents
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- JPH0582000B2 JPH0582000B2 JP59056056A JP5605684A JPH0582000B2 JP H0582000 B2 JPH0582000 B2 JP H0582000B2 JP 59056056 A JP59056056 A JP 59056056A JP 5605684 A JP5605684 A JP 5605684A JP H0582000 B2 JPH0582000 B2 JP H0582000B2
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- 230000015654 memory Effects 0.000 claims description 30
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもの
で、例えば、欠陥ビツト救済のための不良アドレ
ス記憶回路が設けられたダイナミツク型RAM
（ランダム・アクセス・メモリ）に有効な技術に
関するものである。
で、例えば、欠陥ビツト救済のための不良アドレ
ス記憶回路が設けられたダイナミツク型RAM
（ランダム・アクセス・メモリ）に有効な技術に
関するものである。
例えば、ダイナミツク型RAM（ランダム・ア
クセス・メモリ）のような半導体記憶装置におい
て、その製品歩留りを向上させるために、欠陥ビ
ツト救済方式を利用することが考えられている。
クセス・メモリ）のような半導体記憶装置におい
て、その製品歩留りを向上させるために、欠陥ビ
ツト救済方式を利用することが考えられている。
欠陥ビツト救済方式を採用するために、半導体
記憶装置には、メモリアレイ内の不良アドレスを
記憶する記憶手段及びアドレス比較回路からなる
アドレスコンベアと冗長メモリアレイ（予備メモ
リアレイ）とが設けられる。
記憶装置には、メモリアレイ内の不良アドレスを
記憶する記憶手段及びアドレス比較回路からなる
アドレスコンベアと冗長メモリアレイ（予備メモ
リアレイ）とが設けられる。
上記不良アドレスを記憶する記憶手段として、
第１図に示すような記憶回路が考えられる。この
記憶回路は、欠陥メモリセルのアドレスを記憶す
るものであり、記憶手段としてヒユーズ手段Ｆが
用いられる。このヒユーズ手段Ｆを上記アドレス
に従つて溶断させるため、次の回路が設けられ
る。
第１図に示すような記憶回路が考えられる。この
記憶回路は、欠陥メモリセルのアドレスを記憶す
るものであり、記憶手段としてヒユーズ手段Ｆが
用いられる。このヒユーズ手段Ｆを上記アドレス
に従つて溶断させるため、次の回路が設けられ
る。
電極Ｐ１からのタイミング信号φpにより、不
良アドレス信号を受ける論理回路が動作させられ
る。すなわち、上記論理回路は、負荷
MOSFETQ１と、上記アドレス信号０とを受
けるインバータ回路によつて構成される。
良アドレス信号を受ける論理回路が動作させられ
る。すなわち、上記論理回路は、負荷
MOSFETQ１と、上記アドレス信号０とを受
けるインバータ回路によつて構成される。
また、電極Ｐ２と回路の接地電位との間には、
ヒユーズ手段ＦとMOSFETQ３とが直列形態に
接続され、上記MOSFETQ３のゲート上記イン
バータ回路を構成するMOSFETQ２のドレイン
出力が印加される。
ヒユーズ手段ＦとMOSFETQ３とが直列形態に
接続され、上記MOSFETQ３のゲート上記イン
バータ回路を構成するMOSFETQ２のドレイン
出力が印加される。
また、上記ヒユーズ手段Ｆが溶断されているか
否かを識別して、相補アドレス信号ａ０，０を
形成するため、ラツチ回路が設けられる。すなわ
ち、そのドレインが上記ヒユーズ手段Ｆに接続さ
れたMOSFETQ４と、このMOSFETQ４とゲー
ト、ドレインが交差結線されたMOSFETQ５と
によりラツチ回路が構成される。この
MOSFETQ５のドレインと電源電圧Vccとの間
には、負荷MOSFETQ６が結合されている。
否かを識別して、相補アドレス信号ａ０，０を
形成するため、ラツチ回路が設けられる。すなわ
ち、そのドレインが上記ヒユーズ手段Ｆに接続さ
れたMOSFETQ４と、このMOSFETQ４とゲー
ト、ドレインが交差結線されたMOSFETQ５と
によりラツチ回路が構成される。この
MOSFETQ５のドレインと電源電圧Vccとの間
には、負荷MOSFETQ６が結合されている。
なお、回路の電源電圧供給用の電極Ｐ３と上記
ヒユーズ溶断用電極Ｐ２との間には、抵抗Ｒ２か
らなる電流制限手段が設けられている。すなわ
ち、ヒユーズ手段Ｆを溶断させるか否かのプログ
ラム時には、プローブによつて上記電極Ｐ２に直
接に溶断用の電圧Vccrが供給される。
ヒユーズ溶断用電極Ｐ２との間には、抵抗Ｒ２か
らなる電流制限手段が設けられている。すなわ
ち、ヒユーズ手段Ｆを溶断させるか否かのプログ
ラム時には、プローブによつて上記電極Ｐ２に直
接に溶断用の電圧Vccrが供給される。
このような記憶回路においては、次のような問
題の生じることが本願発明者の研究によつて明ら
かにされた。すなわち、例えば、ヒユーズ手段Ｆ
としてポリシリコン層を用いた場合、その製造上
のバラツキによつて形状異常又は構造異常が生じ
ることがある。上記形状異常とは、ヒユーズ手段
を構成するポリシリコン層の途中に欠け部分が生
じること等であり、これによつて、その抵抗値が
通常の10倍以上も大きくなつてしまう。また、上
記構造異常とは、ポリシリコン層が鱗状に形成さ
れることによつて、それぞれの接続部分に微少な
間隙が形成されてしまう様なことであり、これに
よつて上記形状異常が生じた場合と同様にその抵
抗値が大きくなつてしまう。
題の生じることが本願発明者の研究によつて明ら
かにされた。すなわち、例えば、ヒユーズ手段Ｆ
としてポリシリコン層を用いた場合、その製造上
のバラツキによつて形状異常又は構造異常が生じ
ることがある。上記形状異常とは、ヒユーズ手段
を構成するポリシリコン層の途中に欠け部分が生
じること等であり、これによつて、その抵抗値が
通常の10倍以上も大きくなつてしまう。また、上
記構造異常とは、ポリシリコン層が鱗状に形成さ
れることによつて、それぞれの接続部分に微少な
間隙が形成されてしまう様なことであり、これに
よつて上記形状異常が生じた場合と同様にその抵
抗値が大きくなつてしまう。
このような形状又は構造異常を有するヒユーズ
手段Ｆにあつては、上記MOSFETQ３のオン状
態により流れる溶断電流が小さくなるため、完全
な溶断が行われなくなる。また、形状又は構造異
常がないヒユーズ手段Ｆにあつても、上記
MOSFETQ３等の特性不良等により不十分な溶
断電流しか流れないことにより溶断不良が発生す
る場合がある。これにより比較的大きな抵抗値の
もとに両端が接続された状態となる場合がある
（不完全溶断）。
手段Ｆにあつては、上記MOSFETQ３のオン状
態により流れる溶断電流が小さくなるため、完全
な溶断が行われなくなる。また、形状又は構造異
常がないヒユーズ手段Ｆにあつても、上記
MOSFETQ３等の特性不良等により不十分な溶
断電流しか流れないことにより溶断不良が発生す
る場合がある。これにより比較的大きな抵抗値の
もとに両端が接続された状態となる場合がある
（不完全溶断）。
このように、ヒユーズ手段Ｆの書込み不良があ
ると、欠陥ビツトの切り換えが行われないままと
なつてしまう。また、不完全溶断状態では、正常
に動作したり、誤動作したりすることになるの
で、機能試験でそれを検出することが極めて難し
いものとなる。このため、不良品が市場に流れて
しまい、製品に使用され、実際の稼働状態におい
て重大な不良を引き起こす虞れがある。
ると、欠陥ビツトの切り換えが行われないままと
なつてしまう。また、不完全溶断状態では、正常
に動作したり、誤動作したりすることになるの
で、機能試験でそれを検出することが極めて難し
いものとなる。このため、不良品が市場に流れて
しまい、製品に使用され、実際の稼働状態におい
て重大な不良を引き起こす虞れがある。
この発明の目的は、冗長により欠陥メモリセル
を救済するためにプログラムした情報の信頼性を
向上させることができる半導体集積回路装置を提
供することにある。
を救済するためにプログラムした情報の信頼性を
向上させることができる半導体集積回路装置を提
供することにある。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、記憶情報に対して誤り訂正のため
の冗長信号を付加して、ECC（Error Correting
Code）回路により誤り訂正された記憶情報を取
り出すことによつて、欠陥救済のためにプログラ
ムした記憶情報の高信頼性を実現するものであ
る。
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、記憶情報に対して誤り訂正のため
の冗長信号を付加して、ECC（Error Correting
Code）回路により誤り訂正された記憶情報を取
り出すことによつて、欠陥救済のためにプログラ
ムした記憶情報の高信頼性を実現するものであ
る。
第３図には本発明の一実施例回路図が示され
る。この第３図の実施例を説明する前に、その理
解を容易にするために、ダイナミツク型RAMの
欠陥ビツト救済のために設けられたアドレスコン
ペアにECC回路を適用した参考例の回路を第２
図に基づいて説明する。この参考例では、特に制
限されないが、Ｘ系又はＹ系のアドレス信号が８
ビツトにより構成される。
る。この第３図の実施例を説明する前に、その理
解を容易にするために、ダイナミツク型RAMの
欠陥ビツト救済のために設けられたアドレスコン
ペアにECC回路を適用した参考例の回路を第２
図に基づいて説明する。この参考例では、特に制
限されないが、Ｘ系又はＹ系のアドレス信号が８
ビツトにより構成される。
同図では、代表として１つの不良アドレスａ０
を記憶する記憶回路が示されている。この記憶回
路は、次の各回路素子により構成される。溶断用
の電圧Vccrを供給する電極Ｐ２と、回路の接地
電位との間には、ヒユーズ手段Ｆ０と溶断用
MOSFETQ３とが直列に接続される。この
MOSFETQ３のゲートには、負荷MOSFETQ１
と駆動MOSFETQ２とで構成された入力回路の
出力信号が印加される。上記負荷MOSFETQ１
には、電極Ｐ１から供給されるプログラム用のパ
ルスφpの電圧により動作状態にされる。上記論
理回路の駆動MOSFETQ２のゲートには、不良
アドレス信号０が印加される。上記電極Ｐ２と
回路の電源電圧Vccを供給する電源供給用電極Ｐ
３との間には、ヒユーズ手段Ｆ０等の読み出し時
における電流制限手段として抵抗Ｒ２が設けられ
る。
を記憶する記憶回路が示されている。この記憶回
路は、次の各回路素子により構成される。溶断用
の電圧Vccrを供給する電極Ｐ２と、回路の接地
電位との間には、ヒユーズ手段Ｆ０と溶断用
MOSFETQ３とが直列に接続される。この
MOSFETQ３のゲートには、負荷MOSFETQ１
と駆動MOSFETQ２とで構成された入力回路の
出力信号が印加される。上記負荷MOSFETQ１
には、電極Ｐ１から供給されるプログラム用のパ
ルスφpの電圧により動作状態にされる。上記論
理回路の駆動MOSFETQ２のゲートには、不良
アドレス信号０が印加される。上記電極Ｐ２と
回路の電源電圧Vccを供給する電源供給用電極Ｐ
３との間には、ヒユーズ手段Ｆ０等の読み出し時
における電流制限手段として抵抗Ｒ２が設けられ
る。
上記ヒユーズ手段Ｆの溶断の有無を識別して、
相補不良アドレス信号ａ０，０を形成するた
め、次の各回路素子が設けられる。そのゲート、
ドレイン間が互いに交差結線されたMOSFETQ
４，Ｑ５は、ラツチ形態に構成される。上記
MOSFETQ４のドレインは、ヒユーズ手段Ｆ０
に接続される。上記MOSFETQ５のドレインは、
負荷MOSFETQ６′に接続される。このヒユーズ
手段Ｆ０は、ポリ（多結晶）シリコン層により形
成される。これによつて、上記MOSFETQ４，
Ｑ５のドレインから相補アドレス信号０，ａ０
が得られる。
相補不良アドレス信号ａ０，０を形成するた
め、次の各回路素子が設けられる。そのゲート、
ドレイン間が互いに交差結線されたMOSFETQ
４，Ｑ５は、ラツチ形態に構成される。上記
MOSFETQ４のドレインは、ヒユーズ手段Ｆ０
に接続される。上記MOSFETQ５のドレインは、
負荷MOSFETQ６′に接続される。このヒユーズ
手段Ｆ０は、ポリ（多結晶）シリコン層により形
成される。これによつて、上記MOSFETQ４，
Ｑ５のドレインから相補アドレス信号０，ａ０
が得られる。
残りの不良アドレスの記憶回路も上記同様な回
路によつて構成される。なお、上記プログラム用
のパルスφpと電極Ｐ２から供給される溶断用の
電圧Vccrとは、各記憶回路に対して共通に用い
られる。
路によつて構成される。なお、上記プログラム用
のパルスφpと電極Ｐ２から供給される溶断用の
電圧Vccrとは、各記憶回路に対して共通に用い
られる。
この実施例では、上記ヒユーズ手段への不完全
な書込み（溶断）を検出して、その誤り訂正を行
うため、検査ビツト（以下単に冗長ビツトとも記
す）Ｐ１〜Ｐ４が付加される。この冗長ビツトＰ
１〜Ｐ４は、上記不良アドレスに従つて設定さ
れ、上記同様なヒユーズ手段を用いた記憶回路
PC１〜PC４にそれぞれ書込まれる。
な書込み（溶断）を検出して、その誤り訂正を行
うため、検査ビツト（以下単に冗長ビツトとも記
す）Ｐ１〜Ｐ４が付加される。この冗長ビツトＰ
１〜Ｐ４は、上記不良アドレスに従つて設定さ
れ、上記同様なヒユーズ手段を用いた記憶回路
PC１〜PC４にそれぞれ書込まれる。
上記不良アドレスａ０，０〜ａ７，７と冗
長ビツトｐ１，１〜ｐ４，４とは、それぞれ
ECC回路に供給される。このECC回路は、公知
であるので、その詳細な説明を省略する。そし
て、このECC回路によつて誤り訂正されたアド
レス信号ａ０，０〜ａ７，７は、アドレス比
較回路に供給される。すなわち、上記アドレス信
号ａ０，０は、MOSFETQ６，Ｑ７のゲート
にそれぞれ印加される。これらのMOSFETQ６，
Ｑ７は、直列形態に接続され、MOSFETQ６側
からアドレス信号０′が、MOSFETQ７側から
アドレス信号ａ０′がそれぞれ相補的に供給され、
その共通接続点から比較出力を得るものである。
長ビツトｐ１，１〜ｐ４，４とは、それぞれ
ECC回路に供給される。このECC回路は、公知
であるので、その詳細な説明を省略する。そし
て、このECC回路によつて誤り訂正されたアド
レス信号ａ０，０〜ａ７，７は、アドレス比
較回路に供給される。すなわち、上記アドレス信
号ａ０，０は、MOSFETQ６，Ｑ７のゲート
にそれぞれ印加される。これらのMOSFETQ６，
Ｑ７は、直列形態に接続され、MOSFETQ６側
からアドレス信号０′が、MOSFETQ７側から
アドレス信号ａ０′がそれぞれ相補的に供給され、
その共通接続点から比較出力を得るものである。
上記記憶情報とアドレス信号とが一致した場
合、記憶情報によりオン状態になつている
MOSFETQ６又はＱ７を通してアドレス信号
０′又はａ０′のロウレベルの一致信号が出力され
る。一方、記憶情報とアドレス信号とが不一致の
場合、記憶情報によりオン状態になつている
MOSFETQ６又はＱ７を通してアドレス信号
０′又はａ０′のハイレベルの不一致信号が出力さ
れることになる。他のアドレス信号ａ７，７等
にも上記同様なアドレス比較回路が設けられる。
合、記憶情報によりオン状態になつている
MOSFETQ６又はＱ７を通してアドレス信号
０′又はａ０′のロウレベルの一致信号が出力され
る。一方、記憶情報とアドレス信号とが不一致の
場合、記憶情報によりオン状態になつている
MOSFETQ６又はＱ７を通してアドレス信号
０′又はａ０′のハイレベルの不一致信号が出力さ
れることになる。他のアドレス信号ａ７，７等
にも上記同様なアドレス比較回路が設けられる。
上記各アドレス信号に対する比較出力は、
MOSFETQ１０ないしＱ１１及びプリチヤージ
MOSFETQ１２とで構成されたノアゲート回路
に入力され、このノアゲート回路を通してアドレ
ス切り換え制御信号arが形成される。すなわち、
すべての記憶情報とアドレス信号とが一致した
時、そのロウレベル出力によりMOSFETQ１０
ないしＱ１１がオフ状態となつて、ハイレベルの
アドレス切り換え制御信号arが形成される。
MOSFETQ１０ないしＱ１１及びプリチヤージ
MOSFETQ１２とで構成されたノアゲート回路
に入力され、このノアゲート回路を通してアドレ
ス切り換え制御信号arが形成される。すなわち、
すべての記憶情報とアドレス信号とが一致した
時、そのロウレベル出力によりMOSFETQ１０
ないしＱ１１がオフ状態となつて、ハイレベルの
アドレス切り換え制御信号arが形成される。
次に第３図に基づいて本発明の一実施例を説明
する。この実施例では、通常、ダイナミツク型
RAMのような半導体集積回路装置においては、
複数組の不良アドレスが書込まれることに着目し
て、冗長ビツトの記憶回路の簡素化を図るもので
ある。
する。この実施例では、通常、ダイナミツク型
RAMのような半導体集積回路装置においては、
複数組の不良アドレスが書込まれることに着目し
て、冗長ビツトの記憶回路の簡素化を図るもので
ある。
すなわち、Ｘ系とＹ系にそれぞれ２組づつの予
備メモリアレイを設ける場合には、同図に示すよ
うに剛性４組XAC００〜XAC１７，YAC００〜
YAC１７の不良アドレスの記憶回路が設けられ
る。夫々の不良アドレス記憶回路は第２図に示さ
れるACOと同様に構成される。そこで、この実
施例では、上記合計４組からのアドレス信号を１
組の記憶情報としてECC回路に供給するもので
ある。これによつて、訂正すべきアドレス信号が
32ビツトとなるから、１ビツトの誤り訂正機能を
持たせるための付加すべき冗長ビツトは、Ｐ１〜
Ｐ６の６ビツトとなる。これによつて、上記８ビ
ツトつづの不良アドレスに対してそれぞれ冗長ビ
ツトを付加する場合（４ビツト×４）に比べて、
大幅な冗長用の記憶回路の削減を図るものであ
る。
備メモリアレイを設ける場合には、同図に示すよ
うに剛性４組XAC００〜XAC１７，YAC００〜
YAC１７の不良アドレスの記憶回路が設けられ
る。夫々の不良アドレス記憶回路は第２図に示さ
れるACOと同様に構成される。そこで、この実
施例では、上記合計４組からのアドレス信号を１
組の記憶情報としてECC回路に供給するもので
ある。これによつて、訂正すべきアドレス信号が
32ビツトとなるから、１ビツトの誤り訂正機能を
持たせるための付加すべき冗長ビツトは、Ｐ１〜
Ｐ６の６ビツトとなる。これによつて、上記８ビ
ツトつづの不良アドレスに対してそれぞれ冗長ビ
ツトを付加する場合（４ビツト×４）に比べて、
大幅な冗長用の記憶回路の削減を図るものであ
る。
上記のような４組の不良アドレスと冗長ビツト
とは、１つのECC回路に供給され、ここで誤り
訂正が行われる。そして、各組の誤り訂正された
アドレス信号は、上記第２図に示される回路と同
様なアドレス比較回路及びNORゲート回路Ｘ０，
Ｘ１及びＹ０，Ｙ１にそれぞれ供給され、それぞ
れの回路から予備メモリアレイへの切り換え信号
arx０，arx１，ary０，ary１が形成される。
とは、１つのECC回路に供給され、ここで誤り
訂正が行われる。そして、各組の誤り訂正された
アドレス信号は、上記第２図に示される回路と同
様なアドレス比較回路及びNORゲート回路Ｘ０，
Ｘ１及びＹ０，Ｙ１にそれぞれ供給され、それぞ
れの回路から予備メモリアレイへの切り換え信号
arx０，arx１，ary０，ary１が形成される。
なお、Ｘ系のアドレス比較回路Ｘ０，Ｘ１に
は、アドレスバツフアADBから共通にアドレス
信号ax０′〜ax７′が供給され、Ｙ系のアドレス
比較回路Ｙ０，Ｙ１には、アドレスバツフア
ADBから共通にアドレス信号ay０′〜ay７′が供
給される。
は、アドレスバツフアADBから共通にアドレス
信号ax０′〜ax７′が供給され、Ｙ系のアドレス
比較回路Ｙ０，Ｙ１には、アドレスバツフア
ADBから共通にアドレス信号ay０′〜ay７′が供
給される。
(1) ECC回路を設けることによつて、欠陥救済
のための冗長プログラム用記憶回路の書込み不
良又は不完全書込みに対する誤り訂正を行うこ
とができる。
のための冗長プログラム用記憶回路の書込み不
良又は不完全書込みに対する誤り訂正を行うこ
とができる。
(2) 上記(1)により、高信頼性の欠陥ビツト救済を
実現できるという効果が得られる。この場合、
ヒユーズ手段の不完全溶断状態などのように記
憶回路が正常に動作したり、誤動作したりする
ような場合にもECC回路が動作してこれを訂
正できるから、極めて高信頼性の欠陥ビツトの
救済を実現できる。
実現できるという効果が得られる。この場合、
ヒユーズ手段の不完全溶断状態などのように記
憶回路が正常に動作したり、誤動作したりする
ような場合にもECC回路が動作してこれを訂
正できるから、極めて高信頼性の欠陥ビツトの
救済を実現できる。
(3) 複数組の不良アドレスを１つのECC回路に
供給することによつて、その誤り訂正のための
冗長ビツトの数を大幅に削減できる。これによ
つて、必要なプログラムリンクの数とその書込
み／読み出し回路が簡素化できるという効果が
得られる。
供給することによつて、その誤り訂正のための
冗長ビツトの数を大幅に削減できる。これによ
つて、必要なプログラムリンクの数とその書込
み／読み出し回路が簡素化できるという効果が
得られる。
以上本発明者によつてなされた本発明を実施例
に基づき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、プログラムリンクは上記実施例
のヒユーズ手段に限定されず種々の形態のものを
採ることができるものである。また、ヒユーズ手
段などのプログラムリンクを選択的に溶断させる
書込み回路と、ヒユーズ手段の溶断の有無を識別
する読み出し回路は、種々の変形を採ることがで
きるものである。
に基づき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、プログラムリンクは上記実施例
のヒユーズ手段に限定されず種々の形態のものを
採ることができるものである。また、ヒユーズ手
段などのプログラムリンクを選択的に溶断させる
書込み回路と、ヒユーズ手段の溶断の有無を識別
する読み出し回路は、種々の変形を採ることがで
きるものである。
以上の説明では主として本願発明者によつてな
された発明をその背景とつた技術分野であるダイ
ナミツク型RAMにおける欠陥ビツト救済のため
のアドレスコンペアに適用した場合について説明
したが、これに限定されるものではなく、この発
明は、プログラムリンクを欠陥メモリセルの冗長
選択のための情報記憶手段して利用する半導体集
積回路装置に広く利用できるものである。
された発明をその背景とつた技術分野であるダイ
ナミツク型RAMにおける欠陥ビツト救済のため
のアドレスコンペアに適用した場合について説明
したが、これに限定されるものではなく、この発
明は、プログラムリンクを欠陥メモリセルの冗長
選択のための情報記憶手段して利用する半導体集
積回路装置に広く利用できるものである。
第１図は、この発明に先立つて考えられる不良
アドレス記憶回路の一例を示す回路図、第２図
は、欠陥ビツト救済のためのアドレスコンペアに
ECC回路を適用した本発明の理解を容易化する
ための参考図、第３図は、この発明を欠陥ビツト
救済のためのアドレスコンペアに適用した場合の
一実施例を示すブロツク図である。
アドレス記憶回路の一例を示す回路図、第２図
は、欠陥ビツト救済のためのアドレスコンペアに
ECC回路を適用した本発明の理解を容易化する
ための参考図、第３図は、この発明を欠陥ビツト
救済のためのアドレスコンペアに適用した場合の
一実施例を示すブロツク図である。
Claims (1)
- 【特許請求の範囲】 １ 欠陥メモリセルを救済するための複数個の予
備メモリアレイと、 夫々の予備メモリアレイに対応して設けられ、
救済されるべきメモリセルのアドレス情報に応ず
る複数ビツトの情報ビツトをプログラムリンクを
介して記憶させる第１の記憶回路と、 予備メモリアレイ毎に設けられ、上記第１の記
憶回路に記憶された情報ビツトをそれに対応され
るメモリアクセスアドレス情報と比較し、その一
致によつてアクセス対象メモリセルを対応する予
備メモリアレイに切換えるための制御信号を形成
する比較回路と、を備えた半導体集積回路装置に
おいて、 上記全ての第１の記憶回路の情報ビツトの全ビ
ツト数に応じて決定されるビツト数のECC用の
検査ビツトをプログラムリンクを介して記憶させ
る第２の記憶回路と、 上記全ての第１の記憶回路が記憶する情報ビツ
トと上記第２の記憶回路が記憶する検査ビツトと
を入力して、誤り訂正された情報ビツトを形成
し、この誤り訂正された情報ビツトを上記夫々の
比較回路に並列的に供給するECC回路と、を設
けて成るものであることを特徴とする半導体集積
回路装置。 ２ 上記複数個の予備メモリアレイは、ダイナミ
ツク型メモリセルをＸ及びＹ方向にマトリクス配
置したメモリセルアレイにおける欠陥メモリセル
を救済するためにＸ系のアドレス情報とＹ系のア
ドレス情報の夫々に対応して設けられたものであ
ることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056056A JPS60201599A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056056A JPS60201599A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201599A JPS60201599A (ja) | 1985-10-12 |
| JPH0582000B2 true JPH0582000B2 (ja) | 1993-11-17 |
Family
ID=13016421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056056A Granted JPS60201599A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179697A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体集積回路およびその検査方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123100A (ja) * | 1984-11-20 | 1986-06-10 | Fujitsu Ltd | 半導体記憶装置 |
| JP4191355B2 (ja) | 2000-02-10 | 2008-12-03 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2001358313A (ja) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | 半導体装置 |
| JP2005174386A (ja) | 2003-12-08 | 2005-06-30 | Elpida Memory Inc | 半導体集積回路装置 |
| US9183082B2 (en) | 2013-01-29 | 2015-11-10 | Qualcomm Incorporated | Error detection and correction of one-time programmable elements |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS58155593A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-03-26 JP JP59056056A patent/JPS60201599A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS58155593A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179697A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体集積回路およびその検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60201599A (ja) | 1985-10-12 |
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