JPS61123100A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61123100A JPS61123100A JP59245804A JP24580484A JPS61123100A JP S61123100 A JPS61123100 A JP S61123100A JP 59245804 A JP59245804 A JP 59245804A JP 24580484 A JP24580484 A JP 24580484A JP S61123100 A JPS61123100 A JP S61123100A
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- JP
- Japan
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- memory
- defective
- address
- cell
- outputs
- Prior art date
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、冗長セルを有する半導体記憶装置特にその不
良セルのアドレスを記憶するＲＯＭに関する。
良セルのアドレスを記憶するＲＯＭに関する。
冗長セルを有するＲＡＭ （ランダムアクセスメモリ）
は、メモリセルアレイ中に何ピッ１−かハード不良が生
じていても、これを冗長セルで代替して支障な（するこ
とができるので歩留りが向」二する。不良セルのアドレ
ス（不良アドレス）は、一般に多結晶シリコン素材のヒ
ユーズを電気的に溶断又はレーザで切断するタイプのＲ
ＯＭ （読出し専用メモリ）に記憶される。第５図にこ
れを説明するＩＭビットＲＡＭの概略図で、１は多数の
メモリセルをロー、コラム方向に並べてなるメモリセル
アレイ、２はローデコーダ、３はコラムデコーダ、４は
ローアドレスバッファ、５はコラムアドレスバッファ、
６１．６２はそれぞれ１０−分の冗長セル群、７１．７
２はそれぞれ１コラム分の冗長セル群である。Ａｏ−Ａ
９はローアドレス、Ａｎ’〜Ａ９’ はコラムアドレス
で、セルはローコラム方向共に１０２４個であるから、
これらのアドレスは各々１０ビツトで表わされる。
は、メモリセルアレイ中に何ピッ１−かハード不良が生
じていても、これを冗長セルで代替して支障な（するこ
とができるので歩留りが向」二する。不良セルのアドレ
ス（不良アドレス）は、一般に多結晶シリコン素材のヒ
ユーズを電気的に溶断又はレーザで切断するタイプのＲ
ＯＭ （読出し専用メモリ）に記憶される。第５図にこ
れを説明するＩＭビットＲＡＭの概略図で、１は多数の
メモリセルをロー、コラム方向に並べてなるメモリセル
アレイ、２はローデコーダ、３はコラムデコーダ、４は
ローアドレスバッファ、５はコラムアドレスバッファ、
６１．６２はそれぞれ１０−分の冗長セル群、７１．７
２はそれぞれ１コラム分の冗長セル群である。Ａｏ−Ａ
９はローアドレス、Ａｎ’〜Ａ９’ はコラムアドレス
で、セルはローコラム方向共に１０２４個であるから、
これらのアドレスは各々１０ビツトで表わされる。
ブロック８は不良アドレスを記憶したＲＯＭで、計４０
ビットの信号Ｒ３０Ｏ〜Ｒ３３９を出力する。これらの
信号は各１０ビツトがセルアレイ１中の不良セルを含む
ローおよびコラムのアト゛レスを示ず。本例ではＲ３０
Ｏ〜Ｒ３０９は冗長セル群６１ （１ｓｔ、 ＲＯＷ
）により代替される不良セルを含むローのアドレスを示
し、またＲ３ｌ０〜Ｒ３１９は冗長セル群６２ （２ｎ
ｄ、 ＲＯ匈）により代替される不良セルを含むローの
アドレスを示す。同様にＲ３２０〜Ｒ３２９は冗長セル
群の１ （１ｓｔ。
ビットの信号Ｒ３０Ｏ〜Ｒ３３９を出力する。これらの
信号は各１０ビツトがセルアレイ１中の不良セルを含む
ローおよびコラムのアト゛レスを示ず。本例ではＲ３０
Ｏ〜Ｒ３０９は冗長セル群６１ （１ｓｔ、 ＲＯＷ
）により代替される不良セルを含むローのアドレスを示
し、またＲ３ｌ０〜Ｒ３１９は冗長セル群６２ （２ｎ
ｄ、 ＲＯ匈）により代替される不良セルを含むローの
アドレスを示す。同様にＲ３２０〜Ｒ３２９は冗長セル
群の１ （１ｓｔ。
ＣＯＬｔｌＭＮ）により代替される不良セルを含むコラ
ムのアドレスを示し、またＲ３３０〜Ｒ３３９は冗長セ
ル群７２ （２ｎｄ、 ＣＯＬＵＭＮ）により代替さ
れる不良セルを含むコラムのアドレスを示す。９は不良
アドレスＲ３０Ｏ〜Ｒ３０９，Ｒ３ｌ０〜Ｒ３１９と外
部アドレスＡｏ”Ａ９とを比較し、一致するとローデコ
ーダ３に、セルアレイに代えて冗長セル群６１または６
２を選択させる比較回路である。１０も同様な比較回路
で、外部アドレスＡｏ′〜Ａｔｅ′ が不良アドレスＲ
３２０〜Ｒ３２９、Ｒ３３０〜Ｒ３３９に一致するとセ
ルアレイ１に代えて冗長セル群７１または７２を、コラ
ムデコーダ２に選択させる。つまりこのメモリではメモ
リアクセス外部アドレスＡｏ−Ａ９．Ａｏ′−Ａ９′が
不良アドレスを示すとセルアレイ１に代えて冗長セル群
を選択し、こうして外部的に不良セルがないように振舞
う。
ムのアドレスを示し、またＲ３３０〜Ｒ３３９は冗長セ
ル群７２ （２ｎｄ、 ＣＯＬＵＭＮ）により代替さ
れる不良セルを含むコラムのアドレスを示す。９は不良
アドレスＲ３０Ｏ〜Ｒ３０９，Ｒ３ｌ０〜Ｒ３１９と外
部アドレスＡｏ”Ａ９とを比較し、一致するとローデコ
ーダ３に、セルアレイに代えて冗長セル群６１または６
２を選択させる比較回路である。１０も同様な比較回路
で、外部アドレスＡｏ′〜Ａｔｅ′ が不良アドレスＲ
３２０〜Ｒ３２９、Ｒ３３０〜Ｒ３３９に一致するとセ
ルアレイ１に代えて冗長セル群７１または７２を、コラ
ムデコーダ２に選択させる。つまりこのメモリではメモ
リアクセス外部アドレスＡｏ−Ａ９．Ａｏ′−Ａ９′が
不良アドレスを示すとセルアレイ１に代えて冗長セル群
を選択し、こうして外部的に不良セルがないように振舞
う。
ＲＯＭ８のアドレス記憶は、前述した多結晶シリコンヒ
ユーズの溶断により行なわれる。しかし、かならずしも
目的とするヒユーズを全て常に溶断する事は難しい。溶
断できないヒユーズがある時は、不良アドレスを記憶で
きなくなる。これは歩留りの低下となり、問題である。
ユーズの溶断により行なわれる。しかし、かならずしも
目的とするヒユーズを全て常に溶断する事は難しい。溶
断できないヒユーズがある時は、不良アドレスを記憶で
きなくなる。これは歩留りの低下となり、問題である。
また溶断後、再接触が起ると、正しく不良アドレスを記
憶している事にならなくなる。かかるＲＯＭ情報の信頼
性低下を補うために、ヒユーズを２重化した例を第６図
に示す。同図において、ＲＯＭ０ Ｏ〜ＲＯＭ３９はＲ
ＯＭＢを構成する４０個の単位ＲＯＭで、それぞれ同一
の回路構成を有する。ＲＯＭ０Ｏを例にすると、２本の
ヒユーズＦＤＯ，ＦＯＩを並列にかつそれぞれに書込み
用のトランジスタＱ ＋ 。
憶している事にならなくなる。かかるＲＯＭ情報の信頼
性低下を補うために、ヒユーズを２重化した例を第６図
に示す。同図において、ＲＯＭ０ Ｏ〜ＲＯＭ３９はＲ
ＯＭＢを構成する４０個の単位ＲＯＭで、それぞれ同一
の回路構成を有する。ＲＯＭ０Ｏを例にすると、２本の
ヒユーズＦＤＯ，ＦＯＩを並列にかつそれぞれに書込み
用のトランジスタＱ ＋ 。
Ｑ２を直列にして電源Ｖ″−、−，グランド間し、更に
それらの接続点Ｎ１．Ｎ２を、アンド論理をとるｌ・ラ
ンジスタＱ４．Ｑ５のゲートに入力してこれらのトラン
ジスタ及び負荷トランジスタＱ３を直列にして電源間に
接続し、Ｑ３と０４との接続点Ｎ３の電位を出力Ｒ３０
Ｏとするものである。
それらの接続点Ｎ１．Ｎ２を、アンド論理をとるｌ・ラ
ンジスタＱ４．Ｑ５のゲートに入力してこれらのトラン
ジスタ及び負荷トランジスタＱ３を直列にして電源間に
接続し、Ｑ３と０４との接続点Ｎ３の電位を出力Ｒ３０
Ｏとするものである。
この場合、出力Ｒ３０ＯはヒユーズＦＯＯ，ＦＯ１が共
に溶断されていなければＬ（ロー）、１本でも溶断され
ていればＨ（ハイ）になる。従って、書込み時に２本の
ヒユーズＦＯＯ，ＦＯＩを同時に溶断したがその後１本
が再接触した場合、或いは書込み時に１本のヒユーズは
溶断しきれなかった場合でも出力Ｒ５０ＯをＨにするこ
とができ、ＲＯＭ情報の信頼性が向上する。
に溶断されていなければＬ（ロー）、１本でも溶断され
ていればＨ（ハイ）になる。従って、書込み時に２本の
ヒユーズＦＯＯ，ＦＯＩを同時に溶断したがその後１本
が再接触した場合、或いは書込み時に１本のヒユーズは
溶断しきれなかった場合でも出力Ｒ５０ＯをＨにするこ
とができ、ＲＯＭ情報の信頼性が向上する。
尚、ＲＯＭ書込みつまりヒユーズの溶断は書込み用トラ
ンジスタに高い（電源電圧は５ｖであるが、それに対し
１５Ｖなど）ゲート電圧ｖＧを与えて行なう。この電圧
ＶＧでトランジスタＱ ＋ 。
ンジスタに高い（電源電圧は５ｖであるが、それに対し
１５Ｖなど）ゲート電圧ｖＧを与えて行なう。この電圧
ＶＧでトランジスタＱ ＋ 。
Ｑ２は充分にオンになりヒユーズＦＯＯ，ＦＯＩを溶断
する大きな電流を流すことができる。ＲＯＭ読出しには
トランジスタＱｌ、Ｑ２を軽くオンさせる（抵抗として
機能させる）が、これはゲート電圧ｖＧを下げる、又は
書込み用トランジスタＱｌ、Ｑ２と並列にプルダウン用
の抵抗または軽く導通させたトランジスタを接続する（
この部分は図面上省略しである）。
する大きな電流を流すことができる。ＲＯＭ読出しには
トランジスタＱｌ、Ｑ２を軽くオンさせる（抵抗として
機能させる）が、これはゲート電圧ｖＧを下げる、又は
書込み用トランジスタＱｌ、Ｑ２と並列にプルダウン用
の抵抗または軽く導通させたトランジスタを接続する（
この部分は図面上省略しである）。
上記のようにＲＯＭの書込み用トランジスタＱ ＋ 。
Ｑ２のゲートには通常電源（Ｖｃｃ＝５Ｖ）の３倍程度
の高電圧ｖＧを印加して書込みが行なわれる。
の高電圧ｖＧを印加して書込みが行なわれる。
これはトランジスタＱｌ、Ｑ２を完全に導通させてヒユ
ーズＦＯＯ，ＦＯＩに流す溶断電流を大きくするためで
ある。しかし、ゲート電圧ｖＧを高くするだけでは溶断
に必要な数１００ｍＡという電流を流すことはできない
ので、トランジスタＱ ＋ 。
ーズＦＯＯ，ＦＯＩに流す溶断電流を大きくするためで
ある。しかし、ゲート電圧ｖＧを高くするだけでは溶断
に必要な数１００ｍＡという電流を流すことはできない
ので、トランジスタＱ ＋ 。
Ｑ２のサイズを大きくしなければならない（高い■Ｇは
このサイズを少しでも小さくするため）。
このサイズを少しでも小さくするため）。
従ってヒユーズを多重化してＲＯＭ情報の信頼性を向上
するために、ＲＯＭ８全体の面積が大きくなる難点があ
る。本発明はＥＣＣ回路を用いることでこの点を改善し
ようとするものである。
するために、ＲＯＭ８全体の面積が大きくなる難点があ
る。本発明はＥＣＣ回路を用いることでこの点を改善し
ようとするものである。
本発明は、メモリセルアレイ中の不良セルと代替するた
めに冗長セルを設け、且つ該冗長セルに代替される不良
セルのアドレスを読出し専用メモリに書込んで外部アド
レスと比較し、該不良セルへのアクセス時は代替した冗
長セルを選択させる半導体記憶装置において、該読出し
専用メモリの各記憶単位の１群に不良セルのアドレスを
記↑、ａさ廿ると共に、残りの記す、ａ単位群には該不
良セルのアドレスに対する誤り訂正コードを記憶させ、
更に全記憶単位の出力を誤り訂正回路に入力してビット
誤りを訂正した不良アドレスを示ず信号を出力するよう
にしてなることを特徴とするものである。
めに冗長セルを設け、且つ該冗長セルに代替される不良
セルのアドレスを読出し専用メモリに書込んで外部アド
レスと比較し、該不良セルへのアクセス時は代替した冗
長セルを選択させる半導体記憶装置において、該読出し
専用メモリの各記憶単位の１群に不良セルのアドレスを
記↑、ａさ廿ると共に、残りの記す、ａ単位群には該不
良セルのアドレスに対する誤り訂正コードを記憶させ、
更に全記憶単位の出力を誤り訂正回路に入力してビット
誤りを訂正した不良アドレスを示ず信号を出力するよう
にしてなることを特徴とするものである。
不良セルのアドレスは１ピッ１−当り１本のヒユーズし
か用いない記憶単位の１群に記１ａさせ、その信頼性低
下を補うために誤り訂正コードを同様の記憶単位の他の
群に記憶させる。そして、全ての記憶単位の出力を誤り
訂正回路に入力すればそこから、ビット誤りが生じても
それが訂正された正しい不良アドレスが出力される。以
下、図示の実施例を参照しながらこれを詳細に説明する
。
か用いない記憶単位の１群に記１ａさせ、その信頼性低
下を補うために誤り訂正コードを同様の記憶単位の他の
群に記憶させる。そして、全ての記憶単位の出力を誤り
訂正回路に入力すればそこから、ビット誤りが生じても
それが訂正された正しい不良アドレスが出力される。以
下、図示の実施例を参照しながらこれを詳細に説明する
。
第１図は本発明の一実施例を示す要部構成図で、ＲＯＭ
Ｂの内部を示すものである。図中、ＲＯＭ００〜ＲＯＭ
３９は不良アドレス記憶用の４０個の記憶中位で、それ
ぞれは１ビット当り１本のヒユーズＦＯＯ〜Ｆ３９しか
有さない。各ヒユーズに直列に接続されたｌ・ランジス
タは書込み用及び読取り時の抵抗用である。これらの記
憶単位ＲＯＭ００〜ＲＯＭ３９の出力Ｒ３０Ｏ〜Ｒ５３
９は第６図と同様の２０−．２コラム分の不良アドレス
である。ＲＯＭ４０〜ＲＯＭ４６は不良アドレスＲ３０
Ｏ〜Ｒ３３９に対する誤り訂正コード（ＥＣＣ）Ｒ３４
０〜Ｒ５４６を記憶する７個の記憶単位で、不良アドレ
ス記憶用の記憶単位と同一構成である。この誤り訂正コ
ードＲ３４０〜Ｒ３４６は全体で７ピントで、４０ビツ
トの不良アドレスＲ３０Ｏ〜Ｒ３３９の１ビツトエラー
を訂正できるハミングコードである。８１は全記憶単位
ＲＯＭ０Ｏ〜ＲＯＭ４６の出力Ｒ３０Ｏ−Ｒ３４６を入
力として、１ビツトエラーを訂正した４０ビツトエラー
の発生を示す信号ＥＳを出力する誤り訂正回路（ＥＣＣ
回路）である。不良アドレスＲ３００〜Ｒ３３９は第５
図のＲ３０Ｏ〜Ｒ３３９のように比較回路９．１０に与
えられ、また信号ＥＳは外部検出回路（図示せず）へ与
えられる。
Ｂの内部を示すものである。図中、ＲＯＭ００〜ＲＯＭ
３９は不良アドレス記憶用の４０個の記憶中位で、それ
ぞれは１ビット当り１本のヒユーズＦＯＯ〜Ｆ３９しか
有さない。各ヒユーズに直列に接続されたｌ・ランジス
タは書込み用及び読取り時の抵抗用である。これらの記
憶単位ＲＯＭ００〜ＲＯＭ３９の出力Ｒ３０Ｏ〜Ｒ５３
９は第６図と同様の２０−．２コラム分の不良アドレス
である。ＲＯＭ４０〜ＲＯＭ４６は不良アドレスＲ３０
Ｏ〜Ｒ３３９に対する誤り訂正コード（ＥＣＣ）Ｒ３４
０〜Ｒ５４６を記憶する７個の記憶単位で、不良アドレ
ス記憶用の記憶単位と同一構成である。この誤り訂正コ
ードＲ３４０〜Ｒ３４６は全体で７ピントで、４０ビツ
トの不良アドレスＲ３０Ｏ〜Ｒ３３９の１ビツトエラー
を訂正できるハミングコードである。８１は全記憶単位
ＲＯＭ０Ｏ〜ＲＯＭ４６の出力Ｒ３０Ｏ−Ｒ３４６を入
力として、１ビツトエラーを訂正した４０ビツトエラー
の発生を示す信号ＥＳを出力する誤り訂正回路（ＥＣＣ
回路）である。不良アドレスＲ３００〜Ｒ３３９は第５
図のＲ３０Ｏ〜Ｒ３３９のように比較回路９．１０に与
えられ、また信号ＥＳは外部検出回路（図示せず）へ与
えられる。
この信号ＥＳを外部に出力するのは、次の理由によるも
のである。前述のＥＣＣは１ビツトエラーは訂正可能で
あるが、２ビツトエラーは訂正できない。本メモリを計
算機等のシステムに搭載して使用中、■ビットエラーの
発生を示す信号Ｅｓを観測し、１ビツトエラーの発生し
た時に、このメそりをあらかじめ交換してしまう。これ
により、２ビツトエラー、訂正不能となってシステムが
ダウンする事が妨げ、信頼性が向上するためである。
のである。前述のＥＣＣは１ビツトエラーは訂正可能で
あるが、２ビツトエラーは訂正できない。本メモリを計
算機等のシステムに搭載して使用中、■ビットエラーの
発生を示す信号Ｅｓを観測し、１ビツトエラーの発生し
た時に、このメそりをあらかじめ交換してしまう。これ
により、２ビツトエラー、訂正不能となってシステムが
ダウンする事が妨げ、信頼性が向上するためである。
ＥＣＣ回路８１は第２図に示す回路を単位とする。この
単位回路はＥＯＲ（排他的論理和）ゲート９１を積み重
ねてなり、１ビツトの訂正出力９２を生じる。第３図は
１つのＥＯＲゲート９１の具体例で、２人力Ｄｏ、Ｄ＋
とその反転信号Ｄｏ。
単位回路はＥＯＲ（排他的論理和）ゲート９１を積み重
ねてなり、１ビツトの訂正出力９２を生じる。第３図は
１つのＥＯＲゲート９１の具体例で、２人力Ｄｏ、Ｄ＋
とその反転信号Ｄｏ。
Ｉ）＋を用いて動作する。つまり、Ｄｏ＝ｒ）＋であれ
ばトランジスタＱ２２．Ｑ２３の一方がオフであり、ま
たトランジスタＱ２４，０２６の一方がオフであるので
、負荷トランジスタＱ２＋ との接続点Ｎ２＋ はＨ
（Ｖｃｃ）である。この結果、出力ＯＵＴはＨｌまた該
出力を入力とするインバータＱ２６．Ｑ２？の反転出力
０１ＪＴはＩ７となる。逆にＤｏ：！ｑＤ＋であるとト
ランジスタＱ２２ 、Ｑ２３の列またはＱ２４．Ｑ２５
の列がオンになるのでＮ２＋ はＬになり、０ＵＴ＝１
−．０ＩＪＴ＝Ｈになる。これらの出力ＯＵＴ、ＯＵＴ
は次段ＥＯＲゲートの非反転および反転入力となる。Ｅ
ＣＣにはデータ全体に対して１ビツトエラーを検出訂正
可能とするもの、データをブロック化して各ブロックの
１ビツトエラーを検出訂正可能とするもの等がある。ど
の方式をとるかにより、誤り訂正ビットＲＯＭ４０・・
・・・・の個数及びＥＣＣ回路８１の構成が変る。また
一般のデータエラーには“１パが０″になるエラー、そ
の逆に０”が“１″になるエラーがあり、双方向性であ
るが、ＲＯＭ８のエラーは単方向性でＬ （切断）がＨ
（短絡）になるエラーのみである。この点を利用すると
ＥＣＣ回路の構成を簡単化することができる。
ばトランジスタＱ２２．Ｑ２３の一方がオフであり、ま
たトランジスタＱ２４，０２６の一方がオフであるので
、負荷トランジスタＱ２＋ との接続点Ｎ２＋ はＨ
（Ｖｃｃ）である。この結果、出力ＯＵＴはＨｌまた該
出力を入力とするインバータＱ２６．Ｑ２？の反転出力
０１ＪＴはＩ７となる。逆にＤｏ：！ｑＤ＋であるとト
ランジスタＱ２２ 、Ｑ２３の列またはＱ２４．Ｑ２５
の列がオンになるのでＮ２＋ はＬになり、０ＵＴ＝１
−．０ＩＪＴ＝Ｈになる。これらの出力ＯＵＴ、ＯＵＴ
は次段ＥＯＲゲートの非反転および反転入力となる。Ｅ
ＣＣにはデータ全体に対して１ビツトエラーを検出訂正
可能とするもの、データをブロック化して各ブロックの
１ビツトエラーを検出訂正可能とするもの等がある。ど
の方式をとるかにより、誤り訂正ビットＲＯＭ４０・・
・・・・の個数及びＥＣＣ回路８１の構成が変る。また
一般のデータエラーには“１パが０″になるエラー、そ
の逆に０”が“１″になるエラーがあり、双方向性であ
るが、ＲＯＭ８のエラーは単方向性でＬ （切断）がＨ
（短絡）になるエラーのみである。この点を利用すると
ＥＣＣ回路の構成を簡単化することができる。
第４図はエラー発生表示信号ＢＳを入力端子の１つを兼
用して外部へ出力するための回路構成で、１１はアドレ
ス入力等に使用される外部入力端子である。ｌ・ランジ
スタＱＩ ＋ はドレインをＶｓｓ（ＯＶ）側に接続し
て、そのゲー１−に信号ＥＳを受ける。このトランジス
タＱＩ １ のソース側にはダイオード接続されたトラ
ンジスタＱｌ ２のドレインが接続され、該トランジス
タＱｌ ２のソースＮｌ ２が外部端子１１に接続され
る。この外部端子１１をヂエソク時に外付けの抵抗Ｒ１
で負電位（例えば−５Ｖ）に接続すると、信号ＢＳがＨ
（Ｖｃｃ）のときトランジスタＱｌ １ はオンとなり
そのソースＮｌ ｌ がＶｓｓになるので、トランジス
タＱ１２のソースＮｌ ２のレベルはＶ ｓｓ −Ｖ
ｔｈになる（ＶｔｈはトランジスタＱｌ ２のスレッシ
ョルド電圧）。
用して外部へ出力するための回路構成で、１１はアドレ
ス入力等に使用される外部入力端子である。ｌ・ランジ
スタＱＩ ＋ はドレインをＶｓｓ（ＯＶ）側に接続し
て、そのゲー１−に信号ＥＳを受ける。このトランジス
タＱＩ １ のソース側にはダイオード接続されたトラ
ンジスタＱｌ ２のドレインが接続され、該トランジス
タＱｌ ２のソースＮｌ ２が外部端子１１に接続され
る。この外部端子１１をヂエソク時に外付けの抵抗Ｒ１
で負電位（例えば−５Ｖ）に接続すると、信号ＢＳがＨ
（Ｖｃｃ）のときトランジスタＱｌ １ はオンとなり
そのソースＮｌ ｌ がＶｓｓになるので、トランジス
タＱ１２のソースＮｌ ２のレベルはＶ ｓｓ −Ｖ
ｔｈになる（ＶｔｈはトランジスタＱｌ ２のスレッシ
ョルド電圧）。
一方、信号ＢＳがＬ（Ｖｓｓ）のときはＮＩ ＩがＶｓ
ｓ−Ｖｔｈ、 Ｎ、 ２がＶ ｓｓ −２Ｖ ｔｈにな
る。従って外部端子１１のレベルはＮＩ２のレベルを受
けてＶｓｓ−Ｖｔｈ（＝Ｈ）またはＶｓｓ −２Ｖ ｔ
ｈ （＝ １−）のいずれかをとる。このレベルを外部
検出回路で検出することにより１ピツ１〜エラーの発生
を検知することができる。夕（部端子１１に対しメモリ
側で内部的に接続される入力回路１２は一般にインバー
タであり、そのドライバ ｌ・ランジスタＱＩ３に対し
、抵抗Ｒ＋接続時のＮＩ２点電位（負電位）を与えても
動作しない。ここでＱｌ ４はデプレッショントランジ
スタである。従って、このような回路を設けると入力端
子１１を兼用して外部に信号ＢＳを送出できる。メモリ
動作時には外部端子１１にはＶｓｓ以上の正電圧が加わ
るのでＱｌｌ 。
ｓ−Ｖｔｈ、 Ｎ、 ２がＶ ｓｓ −２Ｖ ｔｈにな
る。従って外部端子１１のレベルはＮＩ２のレベルを受
けてＶｓｓ−Ｖｔｈ（＝Ｈ）またはＶｓｓ −２Ｖ ｔ
ｈ （＝ １−）のいずれかをとる。このレベルを外部
検出回路で検出することにより１ピツ１〜エラーの発生
を検知することができる。夕（部端子１１に対しメモリ
側で内部的に接続される入力回路１２は一般にインバー
タであり、そのドライバ ｌ・ランジスタＱＩ３に対し
、抵抗Ｒ＋接続時のＮＩ２点電位（負電位）を与えても
動作しない。ここでＱｌ ４はデプレッショントランジ
スタである。従って、このような回路を設けると入力端
子１１を兼用して外部に信号ＢＳを送出できる。メモリ
動作時には外部端子１１にはＶｓｓ以上の正電圧が加わ
るのでＱｌｌ 。
Ｑｌ ２の回路はないのと同じであり、該動作に支障は
ない。
ない。
以」二述べたよ・うに本発明によれば、不良アドレスを
記憶するＲＯＭの記憶要素としてのヒユーズを２重化し
なくともＲＯＭ情報の信頼性を向上させることができる
ので、ヒユーズ数およびその溶断用のトランジスタ数が
少なくて済み、小面積で実現できる利点がある。例えば
第６図の回路方式では２０−．２コラムの冗長セルを用
いる２５６ＫＲＡＭの場合、９本Ｘ４Ｘ２＝７２本（最
後の２は２重化による）のヒユーズが必要であるが、本
発明のよれば（９本Ｘ４）＋６＝４２本（最後の６はハ
ミングコード）に低減でき、ヒユーズ数の減少率は（４
２／７２）Ｘ１００％−５８％になる。これに応じてＲ
ＯＭ８全体の面積が縮小される。但し、本発明ではＥＣ
Ｃ回路８１ （第１図）とＲＯＭ４０〜ＲＯＭ４６が必
要となるが、アントゲ−）Ｑ３〜０５などは不要となる
から、該ＥＣＣ回路等による面積低下はさほどでない。
記憶するＲＯＭの記憶要素としてのヒユーズを２重化し
なくともＲＯＭ情報の信頼性を向上させることができる
ので、ヒユーズ数およびその溶断用のトランジスタ数が
少なくて済み、小面積で実現できる利点がある。例えば
第６図の回路方式では２０−．２コラムの冗長セルを用
いる２５６ＫＲＡＭの場合、９本Ｘ４Ｘ２＝７２本（最
後の２は２重化による）のヒユーズが必要であるが、本
発明のよれば（９本Ｘ４）＋６＝４２本（最後の６はハ
ミングコード）に低減でき、ヒユーズ数の減少率は（４
２／７２）Ｘ１００％−５８％になる。これに応じてＲ
ＯＭ８全体の面積が縮小される。但し、本発明ではＥＣ
Ｃ回路８１ （第１図）とＲＯＭ４０〜ＲＯＭ４６が必
要となるが、アントゲ−）Ｑ３〜０５などは不要となる
から、該ＥＣＣ回路等による面積低下はさほどでない。
また、誤り訂正回路は誤りを訂正するだけでなく、誤り
の発生を外部へ知らせるようにすれば、誤り発生に対し
て直ちに交換ができ、経年的な変化に対しても信頼性を
向上させることができる。
の発生を外部へ知らせるようにすれば、誤り発生に対し
て直ちに交換ができ、経年的な変化に対しても信頼性を
向上させることができる。
第１図は本発明の一実施例を示す要部構成図、第２図〜
第４図はその各部詳細図、第５図は冗長セルを備えたＲ
ＡＭの概略ブロック図、第６図は従来の不良アドレス用
ＲＯＭの回路図である。 図中、１はメモリセルアレイ、６１，６２．７１．７２
は冗長セル、８は不良アドレス用ＲＯＭ。 ９．１０はアドレス比較回路、８１は誤り訂正回路、Ｒ
ＯＭ０ Ｏ〜ＲＯＭ４６に記憶単位、ＦＯＯ〜Ｆ４６は
ヒユーズである。
第４図はその各部詳細図、第５図は冗長セルを備えたＲ
ＡＭの概略ブロック図、第６図は従来の不良アドレス用
ＲＯＭの回路図である。 図中、１はメモリセルアレイ、６１，６２．７１．７２
は冗長セル、８は不良アドレス用ＲＯＭ。 ９．１０はアドレス比較回路、８１は誤り訂正回路、Ｒ
ＯＭ０ Ｏ〜ＲＯＭ４６に記憶単位、ＦＯＯ〜Ｆ４６は
ヒユーズである。
Claims (1)
- メモリセルアレイ中の不良セルと代替するために冗長
セルを設け、且つ該冗長セルに代替される不良セルのア
ドレスを読出し専用メモリに書込んで外部アドレスと比
較し、該不良セルへのアクセス時は代替した冗長セルを
選択させる半導体記憶装置において、該読出し専用メモ
リの各記憶単位の１群に不良セルのアドレスを記憶させ
ると共に、残りの記憶単位群には該不良セルのアドレス
に対する誤り訂正コードを記憶させ、更に全記憶単位の
出力を誤り訂正回路に入力してビット誤りを訂正した不
良アドレスを示す信号を出力するようにしてなることを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245804A JPS61123100A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245804A JPS61123100A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123100A true JPS61123100A (ja) | 1986-06-10 |
Family
ID=17139087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59245804A Pending JPS61123100A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123100A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291799A (ja) * | 1986-06-11 | 1987-12-18 | Fujitsu Ltd | 半導体記憶装置 |
| WO2001059789A1 (fr) * | 2000-02-10 | 2001-08-16 | Hitachi, Ltd. | Dispositif a circuit integre a semi-conducteur |
| US9230679B2 (en) | 2012-10-04 | 2016-01-05 | Micron Technology, Inc. | Apparatuses and methods for sensing fuse states |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS58155593A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
| JPS60201599A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-11-20 JP JP59245804A patent/JPS61123100A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60201599A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路装置 |
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| JPH054760B2 (ja) * | 1986-06-11 | 1993-01-20 | Fujitsu Ltd | |
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| US6611458B2 (en) | 2000-02-10 | 2003-08-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6894944B2 (en) | 2000-02-10 | 2005-05-17 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7149113B2 (en) | 2000-02-10 | 2006-12-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| KR100816924B1 (ko) | 2000-02-10 | 2008-03-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 |
| KR100817343B1 (ko) * | 2000-02-10 | 2008-03-27 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 |
| CN101916591A (zh) * | 2000-02-10 | 2010-12-15 | 株式会社日立制作所 | 半导体集成电路器件 |
| US9230679B2 (en) | 2012-10-04 | 2016-01-05 | Micron Technology, Inc. | Apparatuses and methods for sensing fuse states |
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