JPH10228775A - ３つの論理状態を記憶できるラムセル - Google Patents
３つの論理状態を記憶できるラムセルInfo
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- JPH10228775A JPH10228775A JP37012697A JP37012697A JPH10228775A JP H10228775 A JPH10228775 A JP H10228775A JP 37012697 A JP37012697 A JP 37012697A JP 37012697 A JP37012697 A JP 37012697A JP H10228775 A JPH10228775 A JP H10228775A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters
Abstract
(57)【要約】
【課題】 メモリセルに３つの論理状態を記憶及び検索
できるようにする。 【解決手段】 ３つの論理状態をメモリセルに記憶可能
とするメモリ回路。論理状態を追加して、更なる情報ビ
ットを表すことができるので、本メモリ回路は、メモリ
セル当たりに記憶可能なビット数を増やすことが可能で
あり、それによって記憶密度が高まり、ビット単価が低
下する。開示されるメモリ回路はメモリセル中のトラン
ジスタを流れる電流を検出するように接続されるアナロ
グ／デジタル変換器を備える。該電流は、３状態フリッ
プフロップの状態により決定される。電流が正、負、及
びゼロとして検出されるようにすることにより、フリッ
プフロップの状態によって１ビットより多くの状態を表
すことが可能となる。
できるようにする。 【解決手段】 ３つの論理状態をメモリセルに記憶可能
とするメモリ回路。論理状態を追加して、更なる情報ビ
ットを表すことができるので、本メモリ回路は、メモリ
セル当たりに記憶可能なビット数を増やすことが可能で
あり、それによって記憶密度が高まり、ビット単価が低
下する。開示されるメモリ回路はメモリセル中のトラン
ジスタを流れる電流を検出するように接続されるアナロ
グ／デジタル変換器を備える。該電流は、３状態フリッ
プフロップの状態により決定される。電流が正、負、及
びゼロとして検出されるようにすることにより、フリッ
プフロップの状態によって１ビットより多くの状態を表
すことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報記憶用個体デ
バイスの分野に関し、特にランダムアクセスメモリに異
なる論理状態を記憶する方法および構造に関する。
バイスの分野に関し、特にランダムアクセスメモリに異
なる論理状態を記憶する方法および構造に関する。
【０００２】
【従来の技術】記憶素子では、大量のデジタルデータが
電子的速度で記憶され、読み出される。初期のデジタル
計算機は、高速アクセスメモリの素子として磁気コアを
使用していた。１９６０年代後半の半導体記憶チップの
導入に伴い、磁気コアは、はるかに高密度な記憶機能を
果たす集積回路で代用されるようになった。これによ
り、メモリーの性能が増しただけでなく、その価格が劇
的に低下した。１９７０年代の終わりまでには、磁気コ
アは高速記憶素子によって完全に取って代わられた。
電子的速度で記憶され、読み出される。初期のデジタル
計算機は、高速アクセスメモリの素子として磁気コアを
使用していた。１９６０年代後半の半導体記憶チップの
導入に伴い、磁気コアは、はるかに高密度な記憶機能を
果たす集積回路で代用されるようになった。これによ
り、メモリーの性能が増しただけでなく、その価格が劇
的に低下した。１９７０年代の終わりまでには、磁気コ
アは高速記憶素子によって完全に取って代わられた。
【０００３】デジタルシステムの記憶容量は、通常、ビ
ット数（２進数）によって表されるが、これは、データ
の各ビットを記憶するのに個別のデバイスまたは回路を
用いるからである。各記憶素子はセルと言う。また、記
憶容量は、バイト（８又は９ビット）またはワード（任
意に設定されるが、一般には１６〜８０ビット）によっ
て表されることもある。総てのビット、バイト、又はワ
ードは、独自の数値の番地によって識別される特定の場
所に記憶される。メモリの各動作サイクル中に記憶又は
取り出しされるのは、単一のビット、バイト、又はワー
ドである。
ット数（２進数）によって表されるが、これは、データ
の各ビットを記憶するのに個別のデバイスまたは回路を
用いるからである。各記憶素子はセルと言う。また、記
憶容量は、バイト（８又は９ビット）またはワード（任
意に設定されるが、一般には１６〜８０ビット）によっ
て表されることもある。総てのビット、バイト、又はワ
ードは、独自の数値の番地によって識別される特定の場
所に記憶される。メモリの各動作サイクル中に記憶又は
取り出しされるのは、単一のビット、バイト、又はワー
ドである。
【０００４】メモリの容量の単位は、一般にキロビッ
ト、及びメガビット（またはキロバイト、及びメガバイ
ト）である。メモリの番地指定は、２進コードに基づい
て行われるので、２の整数乗の容量が一般に用いられ
る。従って、容量が１キロビットの記憶デバイスは、実
際には１０２４ビット記憶可能で、６４キロバイトのデ
バイスは、65,536バイト記憶することができる。
ト、及びメガビット（またはキロバイト、及びメガバイ
ト）である。メモリの番地指定は、２進コードに基づい
て行われるので、２の整数乗の容量が一般に用いられ
る。従って、容量が１キロビットの記憶デバイスは、実
際には１０２４ビット記憶可能で、６４キロバイトのデ
バイスは、65,536バイト記憶することができる。
【０００５】デジタル計算機では、記憶ビット数は、論
理ゲート数の通常１００〜１０００倍であるから、ビッ
トあたりの記憶費用（ビット単価）を極めて低く保つ必
要がある。さらに、記憶デバイスは、極力小さく（これ
により、チップ上のセル密度を最大にすることができ
る）、高速で動作し、電力消費量が少なく、且つ高い信
頼性で作動することが望ましい。このため、メモリセル
は、可能な限り単純かつコンパクトに設計される。概し
て、セル自体は、システムの他の部分の必要条件に適合
する電子的形式でデジタルデータを出力することはでき
ない。セルの出力データの電子的特性を適切な値に回復
するには、適切に設計された周辺回路（例えば、センス
アンプ、メモリレジスタ、および出力ドライバなど）が
必要である。これらの回路は、多数のメモリセルで共有
できるように設計される。かくして生じるトレードオフ
は、メモリセルの設計を単純かつコンパクトにする代わ
り、セルからの出力がより頑丈(robust)で無くなること
である。
理ゲート数の通常１００〜１０００倍であるから、ビッ
トあたりの記憶費用（ビット単価）を極めて低く保つ必
要がある。さらに、記憶デバイスは、極力小さく（これ
により、チップ上のセル密度を最大にすることができ
る）、高速で動作し、電力消費量が少なく、且つ高い信
頼性で作動することが望ましい。このため、メモリセル
は、可能な限り単純かつコンパクトに設計される。概し
て、セル自体は、システムの他の部分の必要条件に適合
する電子的形式でデジタルデータを出力することはでき
ない。セルの出力データの電子的特性を適切な値に回復
するには、適切に設計された周辺回路（例えば、センス
アンプ、メモリレジスタ、および出力ドライバなど）が
必要である。これらの回路は、多数のメモリセルで共有
できるように設計される。かくして生じるトレードオフ
は、メモリセルの設計を単純かつコンパクトにする代わ
り、セルからの出力がより頑丈(robust)で無くなること
である。
【０００６】最も柔軟性のあるデジタルメモリは、デー
タの検索（以降、「読取り」と言う）だけでなくデータ
の記憶（以降、「書き込み」と言う）も可能とするもの
である。これらの両方の機能が迅速かつ容易に行うこと
が可能で、且つそのセルが（その物理的位置に関わりな
く）任意の順序でアクセスできるメモリは、ランダムア
クセスメモリ（ＲＡＭ）と言う。読み出し専用メモリ
（ＲＯＭ）は、読み出し動作のみが迅速にできるもので
ある。ＲＯＭにデータを入力することは、ＲＯＭのプロ
グラミングと言う。この動作は、ＲＡＭで用いられる書
き込み動作より一層遅い。
タの検索（以降、「読取り」と言う）だけでなくデータ
の記憶（以降、「書き込み」と言う）も可能とするもの
である。これらの両方の機能が迅速かつ容易に行うこと
が可能で、且つそのセルが（その物理的位置に関わりな
く）任意の順序でアクセスできるメモリは、ランダムア
クセスメモリ（ＲＡＭ）と言う。読み出し専用メモリ
（ＲＯＭ）は、読み出し動作のみが迅速にできるもので
ある。ＲＯＭにデータを入力することは、ＲＯＭのプロ
グラミングと言う。この動作は、ＲＡＭで用いられる書
き込み動作より一層遅い。
【０００７】典型的な半導体メモリの記憶セルは、水平
方向の行と垂直方向の列からなる配列に整列される。各
セルは、その行および列の他の全てのセルと電気的接続
を共有している。その行の全てのセルに接続された水平
方向の各線はワード線と言い、垂直方向の線（これに沿
って、データがセルから流れ出たり入ったりする）はデ
ータ線と言う。したがって、各セルは、唯一の記憶場
所、即ちアドレスを有し、それは適切なワード線とデー
タ線を選ぶことにより任意にアクセスできる。メモリの
中には、１行中の全てのセルが同時にアクセスされるよ
うに設計されたものもある。半導体メモリをこのような
配列に構成することは、ＶＬＳＩで好まれる正規構造の
設計に好都合である。
方向の行と垂直方向の列からなる配列に整列される。各
セルは、その行および列の他の全てのセルと電気的接続
を共有している。その行の全てのセルに接続された水平
方向の各線はワード線と言い、垂直方向の線（これに沿
って、データがセルから流れ出たり入ったりする）はデ
ータ線と言う。したがって、各セルは、唯一の記憶場
所、即ちアドレスを有し、それは適切なワード線とデー
タ線を選ぶことにより任意にアクセスできる。メモリの
中には、１行中の全てのセルが同時にアクセスされるよ
うに設計されたものもある。半導体メモリをこのような
配列に構成することは、ＶＬＳＩで好まれる正規構造の
設計に好都合である。
【０００８】記憶セルの配列の周囲には多くの重要な回
路がある。このような周辺回路の１つがアドレスデコー
ダである。この回路は、多数のワード線およびデータ線
を、最小の本数のアドレス線によってアクセスすること
を可能とする。この目的のために、アドレスデコーダに
は２n の出力線があり、ｎビットの異なる入力コードの
各々に対し異なる線が選択される。より新しいメモリ回
路では、アドレスの多重化処理をメモリチップ上に集積
して、アドレスピンの数を半減した。
路がある。このような周辺回路の１つがアドレスデコー
ダである。この回路は、多数のワード線およびデータ線
を、最小の本数のアドレス線によってアクセスすること
を可能とする。この目的のために、アドレスデコーダに
は２n の出力線があり、ｎビットの異なる入力コードの
各々に対し異なる線が選択される。より新しいメモリ回
路では、アドレスの多重化処理をメモリチップ上に集積
して、アドレスピンの数を半減した。
【０００９】もう一つの周辺回路は、読取り/ 書込み制
御回路である。この回路は、メモリに対しデータを書き
込むべきか読み出すべきかを判断する。このような回路
は、セルから取り出したデータ信号の増幅とバッファも
行うので、この下位システムで重要な回路の一つが、セ
ンスアンプである。周期的なデータリフレッシュが必要
なダイナミックメモリにおいては、リフレッシュ回路を
設ける場合もある。
御回路である。この回路は、メモリに対しデータを書き
込むべきか読み出すべきかを判断する。このような回路
は、セルから取り出したデータ信号の増幅とバッファも
行うので、この下位システムで重要な回路の一つが、セ
ンスアンプである。周期的なデータリフレッシュが必要
なダイナミックメモリにおいては、リフレッシュ回路を
設ける場合もある。
【００１０】最近、基本的なメモリ組織構造に補足的な
周辺回路がいくつか加えられた。これらの回路は、主と
してチップの製造および検査の便宜性を向上させる働き
をする。製造の便宜向上のために設計されたものには、
冗長回路や誤り訂正回路がある。冗長回路は、欠陥のあ
るチップのうち一部を救済可能とし、自己診断回路は検
査時間を短縮する。誤りの検出や訂正の技術は、システ
ムが悪いデータを検出し、パリティチェックを行い、且
つ場合によってはデータの誤り訂正を行うことができる
ように、パリティビットを追加することを含む。
周辺回路がいくつか加えられた。これらの回路は、主と
してチップの製造および検査の便宜性を向上させる働き
をする。製造の便宜向上のために設計されたものには、
冗長回路や誤り訂正回路がある。冗長回路は、欠陥のあ
るチップのうち一部を救済可能とし、自己診断回路は検
査時間を短縮する。誤りの検出や訂正の技術は、システ
ムが悪いデータを検出し、パリティチェックを行い、且
つ場合によってはデータの誤り訂正を行うことができる
ように、パリティビットを追加することを含む。
【００１１】殆どのＲＡＭには、入力データ導線と出力
データ導線が１本ずつ（または、１本の入・出力複合導
線）しかない。このようなＲＡＭに対する読み書きは、
一度に１ビットで行われる。他のＲＡＭは、入・出力用
に多数のデータ導線を持ち、その数は、システムのデー
タバスのワード長で決まる。これに対し、ＲＯＭは、出
力データ導線の数がデータバスの線数と同じになるよう
に、構成されるのが一般的である。ＲＯＭは、ワード単
位でプログラムされ、同様に読み出される。
データ導線が１本ずつ（または、１本の入・出力複合導
線）しかない。このようなＲＡＭに対する読み書きは、
一度に１ビットで行われる。他のＲＡＭは、入・出力用
に多数のデータ導線を持ち、その数は、システムのデー
タバスのワード長で決まる。これに対し、ＲＯＭは、出
力データ導線の数がデータバスの線数と同じになるよう
に、構成されるのが一般的である。ＲＯＭは、ワード単
位でプログラムされ、同様に読み出される。
【００１２】半導体のＲＡＭでは、各セルへの情報の記
憶は、コンデンサの充電または双安定フリップフロップ
回路の状態設定の何れかによって行われる。何れの方式
でも、電力が断たれると、セル上の情報は破壊される。
したがって、このようなメモリは、揮発性メモリと呼ば
れる。半導体ＲＡＭのセルにデータを記憶するのにコン
デンサの電荷を用いる場合、漏れ電流により電荷が数ミ
リ秒で取り去られるため、電荷を周期的にリフレッシュ
する必要がある。このような記憶メカニズムに基づく揮
発性メモリは、ダイナミックＲＡＭまたはＤＲＡＭとし
て公知である。
憶は、コンデンサの充電または双安定フリップフロップ
回路の状態設定の何れかによって行われる。何れの方式
でも、電力が断たれると、セル上の情報は破壊される。
したがって、このようなメモリは、揮発性メモリと呼ば
れる。半導体ＲＡＭのセルにデータを記憶するのにコン
デンサの電荷を用いる場合、漏れ電流により電荷が数ミ
リ秒で取り去られるため、電荷を周期的にリフレッシュ
する必要がある。このような記憶メカニズムに基づく揮
発性メモリは、ダイナミックＲＡＭまたはＤＲＡＭとし
て公知である。
【００１３】フリップフロップの状態を設定することに
よってデータが記憶される（書き込まれる）場合、電力
がセルに接続されている限り（そして、フリップフロッ
プが別の書き込み信号によりリセットされない限り）、
データが保持される。このようなセルで構成されたＲＡ
Ｍは、スタティックＲＡＭまたはＳＲＡＭとして公知で
ある。揮発性のＲＡＭは、電池バックアップが備えられ
ていれば不揮発性として扱うことができる。ＤＲＡＭや
ＳＲＡＭの中には、この方式を実施しやすいように電池
と共にパッケージ化されるものもある。
よってデータが記憶される（書き込まれる）場合、電力
がセルに接続されている限り（そして、フリップフロッ
プが別の書き込み信号によりリセットされない限り）、
データが保持される。このようなセルで構成されたＲＡ
Ｍは、スタティックＲＡＭまたはＳＲＡＭとして公知で
ある。揮発性のＲＡＭは、電池バックアップが備えられ
ていれば不揮発性として扱うことができる。ＤＲＡＭや
ＳＲＡＭの中には、この方式を実施しやすいように電池
と共にパッケージ化されるものもある。
【００１４】電力が断たれたときでも情報を保持するよ
うなメモリデバイスを使用することが望ましいことがよ
くある。磁気媒体が、そのような不揮発性記憶装置を提
供する。さらに、この特性を備えた半導体メモリもいろ
いろ開発された。現在では、このような不揮発性メモリ
は、全てＲＯＭと言ってよい。これらのメモリは、デー
タを入れることはできるが、プログラム処理手順が、Ｒ
ＯＭの種類ごとに異なる。
うなメモリデバイスを使用することが望ましいことがよ
くある。磁気媒体が、そのような不揮発性記憶装置を提
供する。さらに、この特性を備えた半導体メモリもいろ
いろ開発された。現在では、このような不揮発性メモリ
は、全てＲＯＭと言ってよい。これらのメモリは、デー
タを入れることはできるが、プログラム処理手順が、Ｒ
ＯＭの種類ごとに異なる。
【００１５】不揮発性メモリの最初のグループは、デー
タが製造中に書き込まれ、利用者が後から書き換えるこ
とができないようなＲＯＭである。これらのデバイスは
マスクＲＯＭ（あるいは単に、ＲＯＭ）として公知であ
る。次の範疇に属するのは、データを利用者が書き込め
るメモリ（ユーザプログラマブルＲＯＭ）である。この
種の最初の例は、プログラマブルＲＯＭまたはＰＲＯＭ
として公知であり、データを一回だけメモリに書き込む
ことができる。その他のタイプのＲＯＭでは、データを
書き込むだけでなく、消去も可能である。消去可能なＲ
ＯＭには、データを消去するために、セルを強い紫外線
光にさらす必要がある種類のものがある。これらのＲＯ
Ｍは、イレーザブル・プログラマブルＲＯＭまたはＥＰ
ＲＯＭと言われる。最後の種類は、データのメモリへの
書き込みだけでなく消去も電気的に可能で、ＥＥＰＲＯ
Ｍと言う。ＥＰＲＯＭもＥＥＰＲＯＭもデータの書き込
みに要する時間は、ＲＡＭの書き込み動作に要する時間
より、はるかに長い。この結果、現在は、どの種類のＲ
ＯＭも、完全に機能するＲＡＭデバイスの範疇に入れる
ことはできない。
タが製造中に書き込まれ、利用者が後から書き換えるこ
とができないようなＲＯＭである。これらのデバイスは
マスクＲＯＭ（あるいは単に、ＲＯＭ）として公知であ
る。次の範疇に属するのは、データを利用者が書き込め
るメモリ（ユーザプログラマブルＲＯＭ）である。この
種の最初の例は、プログラマブルＲＯＭまたはＰＲＯＭ
として公知であり、データを一回だけメモリに書き込む
ことができる。その他のタイプのＲＯＭでは、データを
書き込むだけでなく、消去も可能である。消去可能なＲ
ＯＭには、データを消去するために、セルを強い紫外線
光にさらす必要がある種類のものがある。これらのＲＯ
Ｍは、イレーザブル・プログラマブルＲＯＭまたはＥＰ
ＲＯＭと言われる。最後の種類は、データのメモリへの
書き込みだけでなく消去も電気的に可能で、ＥＥＰＲＯ
Ｍと言う。ＥＰＲＯＭもＥＥＰＲＯＭもデータの書き込
みに要する時間は、ＲＡＭの書き込み動作に要する時間
より、はるかに長い。この結果、現在は、どの種類のＲ
ＯＭも、完全に機能するＲＡＭデバイスの範疇に入れる
ことはできない。
【００１６】
【発明が解決しようとする課題】ビデオＲＡＭやマルチ
ポートＲＡＭを含め、基本的なメモリ構成アーキテクチ
ャ（概念構造）に基づく変形が、数多く開発された。同
一チップ上でメモリと論理回路とを組み合わせるアーキ
テクチャは、ますます一般的になりつつある。しかし、
半導体メモリ開発の主流は、記憶密度を増し、ビット単
価を下げることである。したがって、ビット記憶密度を
更に高め、ビット単価を一層下げる方法及び構造を得る
ことが望ましい。
ポートＲＡＭを含め、基本的なメモリ構成アーキテクチ
ャ（概念構造）に基づく変形が、数多く開発された。同
一チップ上でメモリと論理回路とを組み合わせるアーキ
テクチャは、ますます一般的になりつつある。しかし、
半導体メモリ開発の主流は、記憶密度を増し、ビット単
価を下げることである。したがって、ビット記憶密度を
更に高め、ビット単価を一層下げる方法及び構造を得る
ことが望ましい。
【００１７】
【課題を解決するための手段】以上概観した問題点は、
メモリセルにおける３つの論理状態の記憶および取り出
し可能とするメモリ回路により大部分解決される。一の
実施形態では、メモリセルが、３状態フリップフロップ
構造を有する。イネーブル時には、読取りトランジスタ
により、正電圧、ゼロ電圧または高インピーダンスへの
導電経路が形成される。読取り線を中間の電圧に維持し
た場合、読取りトランジスタをイネーブルにすると、正
電流、負電流またはゼロ電流の何れかが生じる。これら
３種類の電流を検出するように構成されたセンスアンプ
により、記憶された論理状態を読み取ることができる。
論理状態を追加して、更なる情報ビットを表すことがで
きるので、本メモリ回路は、メモリセル当たりに記憶可
能なビット数を増やすことが可能であり、それによって
記憶密度が高まり、且つビット単価が低下する。
メモリセルにおける３つの論理状態の記憶および取り出
し可能とするメモリ回路により大部分解決される。一の
実施形態では、メモリセルが、３状態フリップフロップ
構造を有する。イネーブル時には、読取りトランジスタ
により、正電圧、ゼロ電圧または高インピーダンスへの
導電経路が形成される。読取り線を中間の電圧に維持し
た場合、読取りトランジスタをイネーブルにすると、正
電流、負電流またはゼロ電流の何れかが生じる。これら
３種類の電流を検出するように構成されたセンスアンプ
により、記憶された論理状態を読み取ることができる。
論理状態を追加して、更なる情報ビットを表すことがで
きるので、本メモリ回路は、メモリセル当たりに記憶可
能なビット数を増やすことが可能であり、それによって
記憶密度が高まり、且つビット単価が低下する。
【００１８】本発明は、広くメモリセルを企図する。本
発明のメモリセルは、インピーダンストランジスタ、フ
リップフロップ、読取りトランジスタ、第１の書込みト
ランジスタ、および第２の書込みトランジスタを含む。
インピーダンストランジスタは、第１の端子、第２の端
子およびゲートを有する。ゲートは、データの大きさを
示す電荷を蓄えるように構成される。フリップフロップ
は、入力点、出力点および給電点を有する。出力点は、
インピーダンストランジスタの第１の端子に接続され
る。フリップフロップは、データの符号を示す状態を保
持するように構成される。読取りトランジスタは、イン
ピーダンストランジスタの第２の端子に接続される。該
読取りトランジスタは、読取り信号が活性化（assert)
されているときにインピーダンストランジスタに電流を
流すように構成される。第１の書込みトランジスタは、
入力点に接続され、且つ書込み信号が活性化されている
ときに、フリップフロップの状態を設定するように構成
される。第２の書込みトランジスタは、インピーダンス
トランジスタのゲートに接続され、且つ書込み信号が活
性化されているときに、そのゲートに電荷を蓄積するよ
うに構成される。
発明のメモリセルは、インピーダンストランジスタ、フ
リップフロップ、読取りトランジスタ、第１の書込みト
ランジスタ、および第２の書込みトランジスタを含む。
インピーダンストランジスタは、第１の端子、第２の端
子およびゲートを有する。ゲートは、データの大きさを
示す電荷を蓄えるように構成される。フリップフロップ
は、入力点、出力点および給電点を有する。出力点は、
インピーダンストランジスタの第１の端子に接続され
る。フリップフロップは、データの符号を示す状態を保
持するように構成される。読取りトランジスタは、イン
ピーダンストランジスタの第２の端子に接続される。該
読取りトランジスタは、読取り信号が活性化（assert)
されているときにインピーダンストランジスタに電流を
流すように構成される。第１の書込みトランジスタは、
入力点に接続され、且つ書込み信号が活性化されている
ときに、フリップフロップの状態を設定するように構成
される。第２の書込みトランジスタは、インピーダンス
トランジスタのゲートに接続され、且つ書込み信号が活
性化されているときに、そのゲートに電荷を蓄積するよ
うに構成される。
【００１９】
【発明の実施の形態】図１は、メモリ１０４、ビデオコ
ントローラ１０６およびＩ／Ｏコントローラ１０８の３
つの周辺装置に接続されたＣＰＵ１０２を有するコンピ
ュータシステム１００を示す。ＣＰＵ１０２とこれらの
周辺装置との間には、１つ以上のバスブリッジユニット
（図示せず）を挿入してもよい。メモリ１０４、ビデオ
コントローラ１０６およびＩ／Ｏコントローラ１０８
は、それぞれバスインターフェイスを備える。さらに詳
細に後述するように、メモリ１０４は、３つの論理状態
を記憶することが可能なメモリセルとこれらの３つの論
理状態の記憶及び取り出しを行うための読取り／書込み
回路とを含む。
ントローラ１０６およびＩ／Ｏコントローラ１０８の３
つの周辺装置に接続されたＣＰＵ１０２を有するコンピ
ュータシステム１００を示す。ＣＰＵ１０２とこれらの
周辺装置との間には、１つ以上のバスブリッジユニット
（図示せず）を挿入してもよい。メモリ１０４、ビデオ
コントローラ１０６およびＩ／Ｏコントローラ１０８
は、それぞれバスインターフェイスを備える。さらに詳
細に後述するように、メモリ１０４は、３つの論理状態
を記憶することが可能なメモリセルとこれらの３つの論
理状態の記憶及び取り出しを行うための読取り／書込み
回路とを含む。
【００２０】コンピュータシステム１００のアーキテク
チャにより、ＣＰＵ１０２は、データバス１１４を介し
て周辺装置からの読取り及び周辺装置への書込みが可能
となる。アドレスバス１１２は、ＣＰＵ１０２がアクセ
スしようとする装置およびデータアドレスを示すのに用
いられ、そして制御バス１１０は、所望のアクセスの種
類を示し、及びタイミング情報を与えるのに用いる付加
的な信号線を与える。
チャにより、ＣＰＵ１０２は、データバス１１４を介し
て周辺装置からの読取り及び周辺装置への書込みが可能
となる。アドレスバス１１２は、ＣＰＵ１０２がアクセ
スしようとする装置およびデータアドレスを示すのに用
いられ、そして制御バス１１０は、所望のアクセスの種
類を示し、及びタイミング情報を与えるのに用いる付加
的な信号線を与える。
【００２１】図２は、コンピューターシステム１００内
で用いられるメモリアーキテクチャを例示する。この実
施形態において、メモリシステム２００は、チップ回路
を包囲し、当該回路を電磁雑音から遮蔽する接地平面２
０２を有する。メモリシステム２００は、アドレスデコ
ーダ及びリフレッシュ制御ユニット２０６において、チ
ップイネーブル信号、読取り／書込み信号、及びｒビッ
トのアドレス信号を受信する。チップイネーブル信号が
活性化され、読取り／書込み信号が読取りを示している
時の動作では、アドレスデコーダ及びリフレッシュ制御
ユニット２０６は、２r 本のワード読取り線の１つを活
性化する。ワード読取り線は、それぞれ１行部分のメモ
リセルに接続される。メモリセルの各行は、ワード書込
み線によってもアドレスデコーダ及びリフレッシュ制御
ユニット２０６に接続される。１つのワード読取り線が
活性化されると、対応する行のメモリセルを読むことが
できる。同様に１つのワード書込み線が活性化される
と、対応する行のメモリセルに書込むことができる。
で用いられるメモリアーキテクチャを例示する。この実
施形態において、メモリシステム２００は、チップ回路
を包囲し、当該回路を電磁雑音から遮蔽する接地平面２
０２を有する。メモリシステム２００は、アドレスデコ
ーダ及びリフレッシュ制御ユニット２０６において、チ
ップイネーブル信号、読取り／書込み信号、及びｒビッ
トのアドレス信号を受信する。チップイネーブル信号が
活性化され、読取り／書込み信号が読取りを示している
時の動作では、アドレスデコーダ及びリフレッシュ制御
ユニット２０６は、２r 本のワード読取り線の１つを活
性化する。ワード読取り線は、それぞれ１行部分のメモ
リセルに接続される。メモリセルの各行は、ワード書込
み線によってもアドレスデコーダ及びリフレッシュ制御
ユニット２０６に接続される。１つのワード読取り線が
活性化されると、対応する行のメモリセルを読むことが
できる。同様に１つのワード書込み線が活性化される
と、対応する行のメモリセルに書込むことができる。
【００２２】また、メモリシステム２００では、双方向
ゲート２０４にｎ本の双方向２進データ線（Ｄ0 〜Ｄ
n-1 ）が接続されている。双方向ゲート２０４は、読取
り／書込み信号を受信するように接続され、さらに３値
論理信号（Ｓ0 〜Ｓm-1 ）を伝えるｍ本のデータ経路に
接続されている。各データ経路は、双方向ゲート２０４
又は１組のアナログ／デジタル変換器２１６−１〜２１
６−ｍ（一括して、Ａ／Ｄ変換器群２１６と称する）の
いずれかによって駆動することができる。各データ経路
は、１組のデータ線ドライバ２１２−１〜２１２−ｍ
（一括して、データ線ドライバ群２１２と称する）の１
つに入力を与える。データ線ドライバ群２１２は、それ
ぞれ３値論理信号を３レベルの電圧信号に変換する。各
３レベルの電圧信号は、メモリセルの対応する列にデー
タ書込み線によって接続される。また、メモリセルの各
列は、データ読取り線によって１組のセンスアンプ２１
４−１〜２１４−ｍの１つに接続され、そのセンスアン
プが、さらにＡ／Ｄ変換器群２１６の１つに入力を与え
る。
ゲート２０４にｎ本の双方向２進データ線（Ｄ0 〜Ｄ
n-1 ）が接続されている。双方向ゲート２０４は、読取
り／書込み信号を受信するように接続され、さらに３値
論理信号（Ｓ0 〜Ｓm-1 ）を伝えるｍ本のデータ経路に
接続されている。各データ経路は、双方向ゲート２０４
又は１組のアナログ／デジタル変換器２１６−１〜２１
６−ｍ（一括して、Ａ／Ｄ変換器群２１６と称する）の
いずれかによって駆動することができる。各データ経路
は、１組のデータ線ドライバ２１２−１〜２１２−ｍ
（一括して、データ線ドライバ群２１２と称する）の１
つに入力を与える。データ線ドライバ群２１２は、それ
ぞれ３値論理信号を３レベルの電圧信号に変換する。各
３レベルの電圧信号は、メモリセルの対応する列にデー
タ書込み線によって接続される。また、メモリセルの各
列は、データ読取り線によって１組のセンスアンプ２１
４−１〜２１４−ｍの１つに接続され、そのセンスアン
プが、さらにＡ／Ｄ変換器群２１６の１つに入力を与え
る。
【００２３】ここで、メモリ読取り動作の例を説明す
る。アドレスビットが全てゼロで、書込み／読取り制御
線が読取り操作を示し、且つチップイネーブル信号が活
性である状況を考える。この状況の発生と同時に、アド
レスデコーダ及びリフレッシュ制御ユニット２０６が、
ワード０に対応するワード読取り線を活性化する（即
ち、「ワード０を読め」）。これにより、セル２１０−
１〜２１０−ｍは、対応するセルに記憶された情報を示
す３値データ信号を、センスアンプ群２１４に接続され
たデータ読取り線に渡す。センスアンプ群２１４は、そ
れらの３値データ信号を検出及び増幅し、増幅した信号
をＡ／Ｄ変換器群２１６に渡す。Ａ／Ｄ変換器群２１６
が、それらの増幅された信号をｍ個の３値論理信号（Ｓ
0 〜Ｓm-1 ）に変換すると、これらの信号は双方向ゲー
ト２０４に結合される。双方向ゲート２０４は、ｍ個の
３値論理信号（Ｓ0 〜Ｓm-1 ）をｎ個の２進デジタル信
号に変換して、データ線Ｄ0 〜Ｄn-1 上のｎビットを駆
動する。このようにして、各セルに記憶された３値論理
状態を読み出すことができる。
る。アドレスビットが全てゼロで、書込み／読取り制御
線が読取り操作を示し、且つチップイネーブル信号が活
性である状況を考える。この状況の発生と同時に、アド
レスデコーダ及びリフレッシュ制御ユニット２０６が、
ワード０に対応するワード読取り線を活性化する（即
ち、「ワード０を読め」）。これにより、セル２１０−
１〜２１０−ｍは、対応するセルに記憶された情報を示
す３値データ信号を、センスアンプ群２１４に接続され
たデータ読取り線に渡す。センスアンプ群２１４は、そ
れらの３値データ信号を検出及び増幅し、増幅した信号
をＡ／Ｄ変換器群２１６に渡す。Ａ／Ｄ変換器群２１６
が、それらの増幅された信号をｍ個の３値論理信号（Ｓ
0 〜Ｓm-1 ）に変換すると、これらの信号は双方向ゲー
ト２０４に結合される。双方向ゲート２０４は、ｍ個の
３値論理信号（Ｓ0 〜Ｓm-1 ）をｎ個の２進デジタル信
号に変換して、データ線Ｄ0 〜Ｄn-1 上のｎビットを駆
動する。このようにして、各セルに記憶された３値論理
状態を読み出すことができる。
【００２４】一の実施形態では、読取り中のセルは、
（以下に述べるような通常のリフレッシュ動作に加え
て）その読み出し動作と同時にリフレッシュされる。図
２の実施形態では、データドライバ群２１２は、ｍ個の
３値論理信号（Ｓ0 〜Ｓm-1 ）を対応するｍ個の３レベ
ルの電圧信号に変換し、セル群２１０に結合されたデー
タ書込み線上に送り出す。この時、ワード０に対するワ
ード書込み線が活性化されていれば、セル群２１０は、
そのｍ個の３値電圧信号を記憶する。このようにして、
セル群２１０の内容は、それらを読み出す度にリフレッ
シュされ得る。
（以下に述べるような通常のリフレッシュ動作に加え
て）その読み出し動作と同時にリフレッシュされる。図
２の実施形態では、データドライバ群２１２は、ｍ個の
３値論理信号（Ｓ0 〜Ｓm-1 ）を対応するｍ個の３レベ
ルの電圧信号に変換し、セル群２１０に結合されたデー
タ書込み線上に送り出す。この時、ワード０に対するワ
ード書込み線が活性化されていれば、セル群２１０は、
そのｍ個の３値電圧信号を記憶する。このようにして、
セル群２１０の内容は、それらを読み出す度にリフレッ
シュされ得る。
【００２５】メモリの書込み動作も同様にして行われ
る。例えば、チップイネーブル信号が出されているとき
に、アドレスビットが全て０で、書込み／読取り制御線
が書込み動作を示している場合には、アドレスデコーダ
及びリフレッシュ制御ユニット２０６は、ワード０に対
するワード書込み線を活性化する。双方向ゲート２０４
は、双方向２進データ線Ｄ0 〜Ｄn-1 からデータを受信
し、そのデータをｍ個の３値論理信号に変換する。これ
らの３値倫理信号は、ｍ個のデータ経路に送り出され
る。ｍ個のデータ経路のそれぞれを駆動するＡ／Ｄ変換
器群２１６は、書込み／読取り制御線が書込み動作を示
している間、ディスエーブル（不能）にされる。データ
線ドライバ群２１２は、入力されるｍ個の３値論理信号
をｍ個の３値電圧信号へと変換し、選択されたセル２１
０に接続されたデータ書込み線を駆動する。ワード書込
み線が活性化されると、３値信号が該セル２１０に記憶
される。
る。例えば、チップイネーブル信号が出されているとき
に、アドレスビットが全て０で、書込み／読取り制御線
が書込み動作を示している場合には、アドレスデコーダ
及びリフレッシュ制御ユニット２０６は、ワード０に対
するワード書込み線を活性化する。双方向ゲート２０４
は、双方向２進データ線Ｄ0 〜Ｄn-1 からデータを受信
し、そのデータをｍ個の３値論理信号に変換する。これ
らの３値倫理信号は、ｍ個のデータ経路に送り出され
る。ｍ個のデータ経路のそれぞれを駆動するＡ／Ｄ変換
器群２１６は、書込み／読取り制御線が書込み動作を示
している間、ディスエーブル（不能）にされる。データ
線ドライバ群２１２は、入力されるｍ個の３値論理信号
をｍ個の３値電圧信号へと変換し、選択されたセル２１
０に接続されたデータ書込み線を駆動する。ワード書込
み線が活性化されると、３値信号が該セル２１０に記憶
される。
【００２６】アドレスデコーダ及びリフレッシュ制御ユ
ニット２０６は、所与の時間間隔内に各メモリセルの内
容を読み出し及びリフレッシュするリフレッシュ回路を
さらに含む。リフレッシュの周期動作は、多様な実施が
可能である。その１つは、チップがイネーブルでない
間、周期動作を連続的に発生させることである。この実
施方法の場合、リフレッシュ動作の時間中は、双方向ゲ
ート２０４をディスエーブルにし、Ａ／Ｄ変換器群２１
６をイネーブルにする。アドレスデコーダ及びリフレッ
シュ制御ユニット２０６には、各ワード線を順次活性化
するカウンタを設けて、前記と同様の読取り動作をさせ
てもよい。メモリチップは、ディスエーブルモードにお
いて、各メモリセルを確実にリフレッシュするために所
与の時間間隔のうち指定された割合を費やす必要があ
る。
ニット２０６は、所与の時間間隔内に各メモリセルの内
容を読み出し及びリフレッシュするリフレッシュ回路を
さらに含む。リフレッシュの周期動作は、多様な実施が
可能である。その１つは、チップがイネーブルでない
間、周期動作を連続的に発生させることである。この実
施方法の場合、リフレッシュ動作の時間中は、双方向ゲ
ート２０４をディスエーブルにし、Ａ／Ｄ変換器群２１
６をイネーブルにする。アドレスデコーダ及びリフレッ
シュ制御ユニット２０６には、各ワード線を順次活性化
するカウンタを設けて、前記と同様の読取り動作をさせ
てもよい。メモリチップは、ディスエーブルモードにお
いて、各メモリセルを確実にリフレッシュするために所
与の時間間隔のうち指定された割合を費やす必要があ
る。
【００２７】図３は、メモリシステム２００の一部をさ
らに詳細に示す。図２に対応する回路部分には、簡単の
ため同一の番号を付してある。図３により、図２の各セ
ルを例示するメモリセル２１０を説明する。メモリセル
２１０は、インピーダンストランジスタ３０２、フリッ
プフロップ３０４、読取りトランジスタ３０６、第１の
書込みトランジスタ３０８および第２の書込みトランジ
スタ３１０を含む。インピーダンストランジスタ３０２
は、電解効果トランジスタ（ＦＥＴ）である。フリップ
フロップ３０４は、２組のクロス接続された相補型金属
酸化物半導体（ＭＯＳ）ＦＥＴ対を含み、各対は、１つ
の端子が給電点３１２に接続されたｐ型ＭＯＳＦＥＴと
１つの端子が接地されたｎ型ＭＯＳＦＥＴとからなる。
各対における両トランジスタのゲートは、互いに接続さ
れ、両トランジスタの第２の端子は、互いに接続されて
１つの共通端子をなす。これらのＭＯＳＦＥＴ対は、各
対のゲートが他方の対の共通端子に結合されるようにク
ロス接続されている。この結果得られるフリップフロッ
プは、一方の共通端子（即ち、入力点３１４）がＨＩＧ
Ｈに駆動されると、他方の共通端子（即ち、出力点３１
６）がＬＯＷになるという性質を持つ。駆動電圧がない
（即ち、第１の書込みトランジスタ３０８がオフであ
る）場合でも、両方の共通端子がこの状態を維持する。
入力点３１４がＬＯＷで、且つ出力点３１６がＨＩＧＨ
の状態も、安定である。そこで、入力点３１４の２つの
安定な状態を用いて、メモリセル２１０に記憶された値
の符号を表す。第１の書込みトランジスタ３０８のゲー
トにワード書込み信号を加えると、データ符号線が、入
力点をＨＩＧＨまたはＬＯＷ電圧に駆動してプラスまた
はマイナス符号をそれぞれ表す。
らに詳細に示す。図２に対応する回路部分には、簡単の
ため同一の番号を付してある。図３により、図２の各セ
ルを例示するメモリセル２１０を説明する。メモリセル
２１０は、インピーダンストランジスタ３０２、フリッ
プフロップ３０４、読取りトランジスタ３０６、第１の
書込みトランジスタ３０８および第２の書込みトランジ
スタ３１０を含む。インピーダンストランジスタ３０２
は、電解効果トランジスタ（ＦＥＴ）である。フリップ
フロップ３０４は、２組のクロス接続された相補型金属
酸化物半導体（ＭＯＳ）ＦＥＴ対を含み、各対は、１つ
の端子が給電点３１２に接続されたｐ型ＭＯＳＦＥＴと
１つの端子が接地されたｎ型ＭＯＳＦＥＴとからなる。
各対における両トランジスタのゲートは、互いに接続さ
れ、両トランジスタの第２の端子は、互いに接続されて
１つの共通端子をなす。これらのＭＯＳＦＥＴ対は、各
対のゲートが他方の対の共通端子に結合されるようにク
ロス接続されている。この結果得られるフリップフロッ
プは、一方の共通端子（即ち、入力点３１４）がＨＩＧ
Ｈに駆動されると、他方の共通端子（即ち、出力点３１
６）がＬＯＷになるという性質を持つ。駆動電圧がない
（即ち、第１の書込みトランジスタ３０８がオフであ
る）場合でも、両方の共通端子がこの状態を維持する。
入力点３１４がＬＯＷで、且つ出力点３１６がＨＩＧＨ
の状態も、安定である。そこで、入力点３１４の２つの
安定な状態を用いて、メモリセル２１０に記憶された値
の符号を表す。第１の書込みトランジスタ３０８のゲー
トにワード書込み信号を加えると、データ符号線が、入
力点をＨＩＧＨまたはＬＯＷ電圧に駆動してプラスまた
はマイナス符号をそれぞれ表す。
【００２８】出力点３１６は、インピーダンストランジ
スタ３０２の一の端子に接続され、且つインピーダンス
トランジスタ３０２の第２の端子は、読取りトランジス
タ３０６に接続される。第２の書込みトランジスタ３１
０は、インピーダンストランジスタ３０２のゲートに接
続される。第２の書込みトランジスタ３１０のゲートに
ワード書込み信号を加えると、インピーダンストランジ
スタ３０２のゲートに電荷が蓄えられる。蓄積される電
荷は、データ値線上の電圧によって決まる。この電圧が
高ければ、正の電荷が蓄積され、インピーダンストラン
ジスタ３０２は低インピーダンスを呈する。該電圧が低
い場合は、本質的に電荷は蓄積されず、インピーダンス
トランジスタ３０２は高インピーダンスを呈する。
スタ３０２の一の端子に接続され、且つインピーダンス
トランジスタ３０２の第２の端子は、読取りトランジス
タ３０６に接続される。第２の書込みトランジスタ３１
０は、インピーダンストランジスタ３０２のゲートに接
続される。第２の書込みトランジスタ３１０のゲートに
ワード書込み信号を加えると、インピーダンストランジ
スタ３０２のゲートに電荷が蓄えられる。蓄積される電
荷は、データ値線上の電圧によって決まる。この電圧が
高ければ、正の電荷が蓄積され、インピーダンストラン
ジスタ３０２は低インピーダンスを呈する。該電圧が低
い場合は、本質的に電荷は蓄積されず、インピーダンス
トランジスタ３０２は高インピーダンスを呈する。
【００２９】読取りトランジスタ３０６のゲートにワー
ド読取り信号を加えると、インピーダンストランジスタ
３０２とデータ読取り線（この線は、予め中間電圧にさ
れている）との間に導電性の接続が形成される。この状
況下では、以下の３つの状態が存在し得る。 ゼロの状態：インピーダンストランジスタ３０２のゲー
トに蓄積される電荷が低く、電流が全くまたは殆ど流れ
ない高インピーダンスとなる。 正の状態：出力点３１６がＨＩＧＨであり、且つインピ
ーダンストランジスタ３０２のゲートに蓄積される電荷
が高く、低インピーダンスとなり、出力点３１６からデ
ータ読取り線に電流が流れる。 負の状態：出力点３１６がＬＯＷであり、且つインピー
ダンストランジスタ３０２のゲートに蓄積される電荷が
高く、低インピーダンスとなり、データ読取り線から出
力点３１６に電流が流れる。これら３つの電流状態に応
じて、データ読取り線の電圧が維持、上昇または下降
し、この効果は、センスアンプ２１４によって検出され
てＡ／Ｄ変換器２１６への入力電圧へと変換される。
負、ゼロおよび正の状態は、Ｖが電源電圧であるとき、
それぞれ優先的に０、Ｖ／２およびＶと表され得る。
ド読取り信号を加えると、インピーダンストランジスタ
３０２とデータ読取り線（この線は、予め中間電圧にさ
れている）との間に導電性の接続が形成される。この状
況下では、以下の３つの状態が存在し得る。 ゼロの状態：インピーダンストランジスタ３０２のゲー
トに蓄積される電荷が低く、電流が全くまたは殆ど流れ
ない高インピーダンスとなる。 正の状態：出力点３１６がＨＩＧＨであり、且つインピ
ーダンストランジスタ３０２のゲートに蓄積される電荷
が高く、低インピーダンスとなり、出力点３１６からデ
ータ読取り線に電流が流れる。 負の状態：出力点３１６がＬＯＷであり、且つインピー
ダンストランジスタ３０２のゲートに蓄積される電荷が
高く、低インピーダンスとなり、データ読取り線から出
力点３１６に電流が流れる。これら３つの電流状態に応
じて、データ読取り線の電圧が維持、上昇または下降
し、この効果は、センスアンプ２１４によって検出され
てＡ／Ｄ変換器２１６への入力電圧へと変換される。
負、ゼロおよび正の状態は、Ｖが電源電圧であるとき、
それぞれ優先的に０、Ｖ／２およびＶと表され得る。
【００３０】図示した実施形態においては、給電点３１
２は、インピーダンストランジスタ３０２のゲートに接
続されている。状態が一度設定されるとフリップフロッ
プ３０４には電流が流れないので、インピーダンストラ
ンジスタ３０２のゲートに蓄積された電荷は、インピー
ダンストランジスタ３０２の状態だけでなく、フリップ
フロップ３０４の状態を維持するのにも十分である。こ
の実施形態は、電源の線を各メモリセルに配線する必要
がないという点で好都合である。
２は、インピーダンストランジスタ３０２のゲートに接
続されている。状態が一度設定されるとフリップフロッ
プ３０４には電流が流れないので、インピーダンストラ
ンジスタ３０２のゲートに蓄積された電荷は、インピー
ダンストランジスタ３０２の状態だけでなく、フリップ
フロップ３０４の状態を維持するのにも十分である。こ
の実施形態は、電源の線を各メモリセルに配線する必要
がないという点で好都合である。
【００３１】図４は、Ａ／Ｄ変換器２１６の一実施形態
のブロック図である。Ａ／Ｄ変換器２１６は、入力信号
４０２を受信し、且つ書込み／読取り信号４１０により
イネーブルにされると、データ信号線４０４とデータ値
線にデジタル出力信号を出力する。動作中、書込み／読
取り信号４１０を活性化すると、これらの出力線を高イ
ンピーダンス状態とする。Ａ／Ｄ変換器２１６は、２つ
の比較器４１２および４１４を含む。比較器４１２は、
入力信号４０２の値がＶ1 に満たない場合、データ信号
線４０４を活性化する。ＯＲゲート４０８があるので、
この条件下では、データ値線４０６も活性化される。し
たがって、入力信号４０２がＶ1 に満たない場合、Ａ／
Ｄ変換器２１６の出力は、２進数で−１（１１）であ
る。入力信号４０２がＶ1 とＶ2 の間である場合、両比
較器の出力は、ｌｏｗとなるので、２進数では０（０
０）である。最後に、入力信号４０２がＶ2 を超える場
合、比較器４１４は、データ値線を活性化する。この場
合、２進数では、＋１（０１）となる。Ｖ1 は、優先的
にＶ／３に等しく、Ｖ2 は、２Ｖ／３に等しい。
のブロック図である。Ａ／Ｄ変換器２１６は、入力信号
４０２を受信し、且つ書込み／読取り信号４１０により
イネーブルにされると、データ信号線４０４とデータ値
線にデジタル出力信号を出力する。動作中、書込み／読
取り信号４１０を活性化すると、これらの出力線を高イ
ンピーダンス状態とする。Ａ／Ｄ変換器２１６は、２つ
の比較器４１２および４１４を含む。比較器４１２は、
入力信号４０２の値がＶ1 に満たない場合、データ信号
線４０４を活性化する。ＯＲゲート４０８があるので、
この条件下では、データ値線４０６も活性化される。し
たがって、入力信号４０２がＶ1 に満たない場合、Ａ／
Ｄ変換器２１６の出力は、２進数で−１（１１）であ
る。入力信号４０２がＶ1 とＶ2 の間である場合、両比
較器の出力は、ｌｏｗとなるので、２進数では０（０
０）である。最後に、入力信号４０２がＶ2 を超える場
合、比較器４１４は、データ値線を活性化する。この場
合、２進数では、＋１（０１）となる。Ｖ1 は、優先的
にＶ／３に等しく、Ｖ2 は、２Ｖ／３に等しい。
【図１】 制御バス、アドレスバスおよびデータバスを
介して通信するＣＰＵとメモリとを有するコンピュータ
システムを示す信号流れ図である。
介して通信するＣＰＵとメモリとを有するコンピュータ
システムを示す信号流れ図である。
【図２】 本発明に従い多値論理状態を記憶することが
できる第１の半導体メモリアーキテクチャのブロック図
である。
できる第１の半導体メモリアーキテクチャのブロック図
である。
【図３】 メモリセルの一実施形態の詳細を示すブロッ
ク図である。
ク図である。
【図４】 ３以上の信号レベルを検出してデジタル形式
に変換することができるアナログ／デジタル変換器のブ
ロック図である。
に変換することができるアナログ／デジタル変換器のブ
ロック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレックス オウェンス アメリカ合衆国，カリフォルニア州 95032，ロス ガトス，アザレア 16171 (72)発明者 トーマス アール． ウィク アメリカ合衆国，カリフォルニア州 94550，リバーモア，バーディット スト リート 1790 (72)発明者 レイモンド ルング アメリカ合衆国，カリフォルニア州 94306，パロ アルト，ベン ロモンド ドライブ 4018 (72)発明者 スウェイミー ブイ．イリンキ アメリカ合衆国，カリフォルニア州 95035，ミルピタス，ジャーゲンス ドラ イブ 276
Claims (20)
- 【請求項１】第１の端子と、第２の端子と、及びデータ
の大きさを示す電荷を蓄えるように構成されたゲートと
を有するインピーダンストランジスタ；入力点と出力点
とを有し、且つ前記データの符号を示す状態を保持する
ように構成されたフリップフロップであって、前記出力
点が前記インピーダンストランジスタの前記第１の端子
に接続されたフリップフロップ；前記インピーダンスト
ランジスタの前記第２の端子に接続された読取りトラン
ジスタであって、読取り信号が活性化されたときに前記
インピーダンストランジスタに通電するように構成され
た読取りトランジスタ；前記入力点に接続された第１の
書込みトランジスタであって、書込み信号が活性化され
たときに前記フリップフロップの状態を設定するように
構成された第１の書込みトランジスタ；及び前記インピ
ーダンストランジスタの前記ゲートに接続された第２の
書込みトランジスタであって、前記書込み信号が活性化
されたときに前記ゲートに前記電荷を蓄えるように構成
された第２の書込みトランジスタ；を備えたメモリセ
ル。 - 【請求項２】 前記フリップフロップが、前記インピー
ダンストランジスタの前記ゲートに接続された給電点を
有する請求項１記載のメモリセル。 - 【請求項３】 前記フリップフロップが、 給電点；前記給電点に接続された第１の端子と、前記入
力点に接続された第２の端子と、前記出力点に接続され
たゲートとを備えた第１のｐ型ＭＯＳＦＥＴ；前記入力
点に接続された第１の端子と、接地された第２の端子
と、前記出力点に接続されたゲートとを備えた第１のｎ
型ＭＯＳＦＥＴ；前記給電点に接続された第１の端子
と、前記出力点に接続された第２の端子と、前記入力点
に接続されたゲートとを備えた第２のｐ型ＭＯＳＦＥ
Ｔ；及び前記出力点に接続された第１の端子と、接地さ
れた第２の端子と、前記入力点に接続されたゲートとを
備えた第２のｎ型ＭＯＳＦＥＴ；を備えた請求項１記載
のメモリセル。 - 【請求項４】 前記電荷が予め定められた値を超える場
合、１なるデータの大きさ示し、前記電荷が前記予め定
められた値に満たない場合、０なるデータの大きさ示す
請求項１記載のメモリセル。 - 【請求項５】 前記出力点の電圧が予め定められた電圧
を超える場合、正のデータ符号を示し、前記出力点の電
圧が前記予め定められた電圧に満たない場合、負のデー
タ符号を示す請求項１記載のメモリセル。 - 【請求項６】メモリセルであって、 第１の端子と、第２の端子と、及びデータの大きさを示
す電荷を蓄えるように構成されたゲートとを有するイン
ピーダンストランジスタ；入力点と出力点とを有し、且
つ前記データの符号を示す状態を保持するように構成さ
れたフリップフロップであって、前記出力点が前記イン
ピーダンストランジスタの前記第１の端子に接続された
フリップフロップ；前記インピーダンストランジスタの
前記第２の端子に接続された読取りトランジスタであっ
て、読取り信号が活性化されたときに前記インピーダン
ストランジスタに通電するように構成された読取りトラ
ンジスタ；前記入力点に接続された第１の書込みトラン
ジスタであって、書込み信号が活性化されたときに前記
フリップフロップの状態を設定するように構成された第
１の書込みトランジスタ；及び前記インピーダンストラ
ンジスタの前記ゲートに接続された第２の書込みトラン
ジスタであって、前記書込み信号が活性化されたときに
前記ゲートに前記電荷を蓄えるように構成された第２の
書込みトランジスタ；を備えたメモリセルと、 前記インピーダンストランジスタを流れる電流を示す入
力値を検出するように接続されたアナログ／デジタル変
換器であって、前記入力値を少なくとも３つの異なるデ
ジタル値のうちの１つに変換するように構成されたアナ
ログ／デジタル変換器と、を備えたメモリ回路。 - 【請求項７】 アドレス信号とイネーブル信号との受信
に応じて、前記読取り信号を活性化するように構成され
たアドレスデコーダをさらに備えた請求項６記載のメモ
リ回路。 - 【請求項８】 書込み動作中にｎビットの２進データを
ｍ個の論理信号に変換するように構成された双方向ゲー
トをさらに備えた請求項６記載のメモリ回路であって、
前記論理信号の各々は、前記の異なるデジタル値の１つ
を有し、さらに前記双方向ゲートは、読取り動作中に、
前記の異なるデジタル値の１つをそれぞれ有するｍ個の
論理信号をｎビットの２進データに変換するように構成
された請求項６記載のメモリ回路。 - 【請求項９】 前記インピーダンストランジスタを流れ
る前記電流を検出するように接続されたセンスアンプで
あって、応答的に入力電圧を与えるように構成されたセ
ンスアンプをさらに備えた請求項６記載のメモリ回路。 - 【請求項１０】 前記アナログ／デジタル変換器が、前
記入力値を３つの異なるデジタル値のうちの１つに変換
する請求項６記載のメモリ回路。 - 【請求項１１】 前記アナログ／デジタル変換器が、第
１の比較器と第２の比較器とを含み、各比較器が、前記
入力電圧を２つの基準電圧の１つと比較するように接続
される請求項１０記載のメモリ回路。 - 【請求項１２】 前記アナログ／デジタル変換器がＯＲ
ゲートをさらに含む請求項１１記載のメモリ回路であっ
て、前記ＯＲゲートは、前記第１の比較器の出力を受信
するように接続された第１の入力線と、前記第２の比較
器の出力を受信するように接続された第２の入力線と、
前記データの大きさを表す第１の出力線を駆動するよう
に接続された出力線とを有し、さらに前記第１の比較器
は、前記データの符号を表す第２の出力線を駆動するよ
うに接続される請求項１１記載のメモリ回路。 - 【請求項１３】アドレス情報およびデータ情報をバスに
より伝達するように接続されたＣＰＵと、 前記データ情報を記憶し且つ読取るように接続されたメ
モリ回路と、を備えたコンピュータシステムであって、 前記メモリ回路は、 アドレス信号と読取り信号とイネーブル信号との受信に
応じて、ワード読取り信号を活性化するように構成さ
れ、さらに前記アドレス信号と書込み信号と前記イネー
ブル信号に応じて、１つのワード書込み信号を活性化す
るように構成されたアドレスデコーダと、 書込み動作中に、ｎビットの２進データをｍ個の論理信
号に変換するように構成され、前記論理信号はいくつか
の数の異なるデジタル値のうちの１つを有し、前記数は
少なくとも３であるところの双方向ゲートであって、さ
らに読取り動作中に、前記の異なるデジタル値の１つを
それぞれ有するｍ個の論理信号をｎビットの２進データ
に変換するように構成された双方向ゲートと、 メモリセルであって、 第１の端子と、第２の端子と、及びデータの大きさを示
す電荷を蓄えるように構成されたゲートとを有するイン
ピーダンストランジスタ；入力点と出力点とを有し、且
つ前記データの符号を示す状態を保持するように構成さ
れたフリップフロップであって、前記出力点が前記イン
ピーダンストランジスタの前記第１の端子に接続された
フリップフロップ；前記インピーダンストランジスタの
前記第２の端子に接続された読取りトランジスタであっ
て、読取り信号が活性化されたときに前記インピーダン
ストランジスタに通電するように構成された読取りトラ
ンジスタ；前記入力点に接続された第１の書込みトラン
ジスタであって、書込み信号が活性化されたときに前記
フリップフロップの状態を設定するように構成された第
１の書込みトランジスタ；及び前記インピーダンストラ
ンジスタの前記ゲートに接続された第２の書込みトラン
ジスタであって、前記書込み信号が活性化されたときに
前記ゲートに前記電荷を蓄えるように構成された第２の
書込みトランジスタ；を備えたメモリセルと、 前記インピーダンストランジスタを通る電流を示す電圧
を検出するように接続されたセンスアンプであって、応
答的に入力電圧を与えるように構成されたセンスアンプ
と、ならびに、 前記入力電圧を検出するように接続され、且つ前記入力
電圧を少なくとも３つの異なるデジタル値のうちの１つ
に変換するように構成されたアナログ／デジタル変換器
と、を備えたメモリ回路であるところのコンピュータシ
ステム。 - 【請求項１４】 前記アナログ／デジタル変換器が、前
記入力電圧を３つの異なるデジタル値の１つに変換する
ように構成される請求項１３記載のコンピュータシステ
ム。 - 【請求項１５】 前記アナログ／デジタル変換器が、第
１と第２の比較器を含み、各比較器が、前記入力電圧を
２つの基準電圧の１つと比較するように接続される請求
項１３記載のコンピュータシステム。 - 【請求項１６】 前記アナログ／デジタル変換器がＯＲ
ゲートをさらに含み、前記ＯＲゲートは、前記第１の比
較器の出力を受信するように接続された第１の入力線
と、前記第２の比較器の出力を受信するように接続され
た第２の入力線と、前記データの大きさを表す第１の出
力線を駆動するように接続された出力線とを有し、さら
に前記第１の比較器は、前記データの符号を表す第２の
出力線を駆動するように接続される請求項１５記載のコ
ンピュータシステム。 - 【請求項１７】第１の状態と第２の状態とを記憶するよ
うに構成されたフリップフロップ；第１の書込み値を受
信するように接続され、且つ書込み信号が活性化されて
いるときに前記第１の書込み値に応じて前記フリップフ
ロップを前記第１の状態又は第２の状態のいずれかに設
定するように構成された第１の書込みトランジスタ；前
記フリップフロップと読取り線との間に接続されたイン
ピーダンストランジスタであって、第１の電荷又は第２
の電荷を記憶するように構成されたインピーダンストラ
ンジスタ；第２の書込み値を受信するように接続され、
且つ書込み信号が活性化されているときに前記第２の書
込み値に応じて前記第１の電荷と第２の電荷のいずれか
を前記ゲートに記憶するように構成された第２の書込み
トランジスタ；及び前記フリップフロップと読取り線と
の間に、前記インピーダンストランジスタと継続的に接
続された読取りトランジスタであって、読取り信号が活
性化されているときに前記インピーダンストランジスタ
に通電するように構成された読取りトランジスタ；を備
えたメモリセルを備えたメモリ回路。 - 【請求項１８】 前記インピーダンストランジスタを通
る前記電流を示すところの、前記読取り線上の電圧を検
出するように接続されたアナログ／デジタル変換器であ
って、前記電圧を少なくとも３つの異なるデジタル値の
１つに変換するように構成されたアナログ／デジタル変
換器をさらに備えた請求項１７記載のメモリ回路。 - 【請求項１９】 前記インピーダンストランジスタを通
る前記電流を検出するように接続されたセンスアンプで
あって、前記電流に応じて前記入力電圧を与えるように
構成されたセンスアンプをさらに備えた請求項１８記載
のメモリ回路。 - 【請求項２０】 アドレス信号とイネーブル信号との受
信に応じて前記読取り信号を活性化するように接続され
たアドレスデコーダをさらに備えた請求項１７記載のメ
モリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US779,993 | 1996-12-23 | ||
| US08/779,993 US5847990A (en) | 1996-12-23 | 1996-12-23 | Ram cell capable of storing 3 logic states |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10228775A true JPH10228775A (ja) | 1998-08-25 |
Family
ID=25118236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37012697A Pending JPH10228775A (ja) | 1996-12-23 | 1997-12-24 | ３つの論理状態を記憶できるラムセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5847990A (ja) |
| JP (1) | JPH10228775A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060094915A (ko) * | 2005-02-25 | 2006-08-30 | 소니 가부시끼 가이샤 | 정보 처리 장치 및 방법, 메모리 제어 장치 및 방법, 기록매체, 및 프로그램 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282441B1 (ko) * | 1997-10-29 | 2001-03-02 | 김영환 | 데이터 전송장치 |
| US6477205B1 (en) * | 1999-06-03 | 2002-11-05 | Sun Microsystems, Inc. | Digital data transmission via multi-valued logic signals generated using multiple drive states each causing a different amount of current to flow through a termination resistor |
| US6550032B1 (en) | 1999-07-28 | 2003-04-15 | Lsi Logic Corporation | Detecting interport faults in multiport static memories |
| US6496950B1 (en) | 1999-08-11 | 2002-12-17 | Lsi Logic Corporation | Testing content addressable static memories |
| US6757854B1 (en) | 1999-09-16 | 2004-06-29 | Lsi Logic Corporation | Detecting faults in dual port FIFO memories |
| DE10210040C1 (de) | 2002-03-07 | 2003-10-30 | Siemens Ag | Betriebsverfahren und Transportwagen für eine Laserbearbeitungsanlage |
| US7345909B2 (en) * | 2003-09-24 | 2008-03-18 | Yen-Jen Chang | Low-power SRAM memory cell |
| US7142442B1 (en) | 2004-03-08 | 2006-11-28 | Xilinx, Inc. | Segmented dataline scheme in a memory with enhanced full fault coverage memory cell testability |
| US7106620B2 (en) * | 2004-12-30 | 2006-09-12 | International Business Machines Corporation | Memory cell having improved read stability |
| US7745301B2 (en) | 2005-08-22 | 2010-06-29 | Terapede, Llc | Methods and apparatus for high-density chip connectivity |
| US8957511B2 (en) | 2005-08-22 | 2015-02-17 | Madhukar B. Vora | Apparatus and methods for high-density chip connectivity |
| US20120033509A1 (en) * | 2010-08-09 | 2012-02-09 | Paolo Menegoli | Memory data reading and writing technique |
| US9401200B1 (en) | 2014-12-22 | 2016-07-26 | Altera Corporation | Memory cells with p-type diffusion read-only port |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346621B2 (ja) * | 1974-10-21 | 1978-12-15 | ||
| JPS60130160A (ja) * | 1983-12-19 | 1985-07-11 | Hitachi Ltd | 半導体記憶装置 |
| DE3485595D1 (de) * | 1983-12-23 | 1992-04-23 | Hitachi Ltd | Halbleiterspeicher mit einer speicherstruktur mit vielfachen pegeln. |
| US4715014A (en) * | 1985-10-29 | 1987-12-22 | Texas Instruments Incorporated | Modified three transistor EEPROM cell |
| JPH0713872B2 (ja) * | 1987-11-24 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH07120720B2 (ja) * | 1987-12-17 | 1995-12-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5159570A (en) * | 1987-12-22 | 1992-10-27 | Texas Instruments Incorporated | Four memory state EEPROM |
| KR0141494B1 (ko) * | 1988-01-28 | 1998-07-15 | 미다 가쓰시게 | 레벨시프트회로를 사용한 고속센스 방식의 반도체장치 |
| US4910709A (en) * | 1988-08-10 | 1990-03-20 | International Business Machines Corporation | Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell |
| JPH02260298A (ja) * | 1989-03-31 | 1990-10-23 | Oki Electric Ind Co Ltd | 不揮発性多値メモリ装置 |
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| KR950008385B1 (ko) * | 1990-05-24 | 1995-07-28 | 삼성전자주식회사 | 반도체 소자의 워드라인 형성방법 |
| JP2573416B2 (ja) * | 1990-11-28 | 1997-01-22 | 株式会社東芝 | 半導体記憶装置 |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| US5289432A (en) * | 1991-04-24 | 1994-02-22 | International Business Machines Corporation | Dual-port static random access memory cell |
| JPH05243522A (ja) * | 1992-03-02 | 1993-09-21 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| US5283761A (en) * | 1992-07-22 | 1994-02-01 | Mosaid Technologies Incorporated | Method of multi-level storage in DRAM |
| US5459686A (en) * | 1993-10-15 | 1995-10-17 | Solidas Corporation | Multiple level random access memory |
| JP3476952B2 (ja) * | 1994-03-15 | 2003-12-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| DE69518118T2 (de) * | 1994-05-27 | 2001-05-31 | At & T Corp | Integrierte Halbleiterschaltung mit einer SRAM-Zellenmatrix mit einseitiger Stromabfühlschaltung |
| US5532955A (en) * | 1994-12-30 | 1996-07-02 | Mosaid Technologies Incorporated | Method of multilevel dram sense and restore |
-
1996
- 1996-12-23 US US08/779,993 patent/US5847990A/en not_active Expired - Lifetime
-
1997
- 1997-12-24 JP JP37012697A patent/JPH10228775A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060094915A (ko) * | 2005-02-25 | 2006-08-30 | 소니 가부시끼 가이샤 | 정보 처리 장치 및 방법, 메모리 제어 장치 및 방법, 기록매체, 및 프로그램 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5847990A (en) | 1998-12-08 |
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