JPS593792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体記憶装置に関する。

（２）技術の背景 近年種々の形式の半導体記憶装置が提案され且つ実用に
供されている。一般に半導体記憶装置（以下単にメモリ
とも称す）は複数本のワード線およびビット線と、これ
らの交点毎に設けられるメモリセルと、訪ビット線の一
端に接続してデータの出力を行うセンスアンプ等を含ん
でなる。このセンスアンプの動作について見ると、とれ
も文種々の形式のものがある。本発明はこのうち特に、
センスアンプからビット線へ抜ける電流の有無に応じて
データのＨ’又は”Ｌ”を判定する形式、。例えば選択
されたメモリセルについて該電流が流れたときにデータ
ｓ　Ｈｎを検出し逆に該電流が流れないときはデータ”
Ｌ″を検出するという形式である。このようにセンスア
ンプからの電流の流出の有無に応じて読出しデータを判
定するという形式のメモリの一例を挙げるとＥＰＲＯＭ
（ｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａ
ｄ　ｏｎｌｙ　ｍｅｍｏｒｙ　）がある０一方、この種
のメモリに限らず、メモリ一般における課題として高集
積化ならびに高速化が挙げられている。本発明において
も特に後者、すなわちメモリの高速読出しについて言及
するものである。

（３）従来技術と問題点 第１図は半導体記憶装置例えば一般的なＥＰＲＯＭにつ
いて示す回路図である。本図において、１１はビット線
、１２はワード線であり、これらの交点毎にメモリセル
エ３が配設される。このメモリセルは書込み一消去可能
なセルである。これらメモリセル１３のいずれを選択す
るかはＸデコーダ１４およびＸデコーダ１５（Ｙダート
１６を介して）によって指定される。指定されたメモリ
セルのデータはセンスアンｆ１７を通じて読み出される
。

既述のように本発明は第１図のようなメモリにおける読
出し速度の高速化を図ることを意図するものであるが、
一般にメモリの読出し速度はあらゆるデータの読出しに
おいて全て読出し速度が同一になる訳ではないから、あ
る１つのメモリの読出し速度を定める場合には、最も遅
い場合、いわゆるワーストケースにおける読出し速度を
もってそのメモリの読出し速度が規定される。そこで、
第１図のメモリにおいて伺がワーストケースかを検討す
る。結論から言うと、２つのワーストケースがあり、第
１のワーストケースはいわゆるチック＠Ｌ”の読出しの
場合、第２のワーストケースハするビット線が直前にお
いてセンスアンプのデータ”Ｌ”検出電位まで十分充電
されている場合において当該ビット線に接続するメモリ
セルよりデータ゛Ｈ”を読出す場合である。

第２Ａ図は従来の第１のワーストケースにおける動作を
説明するための波形図である。なお、第２Ｂ図は本発明
における第１のワーストケースでの動作を説明するだめ
の波形図であるが、これについては後述する。第２Ａ図
を参照しながら第１図のメモリにおける第１のワースト
ケースを説明する。先ず所望のメモリセル１３を選択す
るために、第２Ａ図の（１）欄の如くアドレスチェンジ
が生ずる。又、このとき当該メモリ全体をアクティブに
するためチッグイネーブル信号τ丁が”Ｈ″から”Ｌ″
へ切り換わる（第２Ａ図の（２）欄）。そしてさらに当
該メモリセルをアクセスすべく、Ｘデコーダ１５より対
応する１つのＹダート１６へ、第２Ａ図の（３）欄の如
く立上るデコード信号を印加する。さらに、当該メモリ
セルをアクセスすべく、Ｘデコーダ１４の出力のうち対
応するワード線、すなわち選択ワード線のみを°Ｉ（″
レベルに維持したまま（同欄中の実線のライン）、残り
の非選択ワード線をすべてＯＶに切り換える（同欄中の
一点鎖線のライン）。

ところで、上述の第１のワーストケースはデータ″″Ｌ
”の読出しモードについて言及しているが、このデータ
″ｌ　Ｌ　％の読出しは、センスアンプ１７において、
該センスアンｆ１７から選択ビット線への電流の流出が
ないことを判別することによってなされる。従ってもし
一時的に不要な電流の流出があると、センスアンプ１７
はデータ゛Ｌ”と判別するまでに相当の時間を必要とし
、高速の読出しに障害となる。ところが、この第１のワ
ーストケースではそのような一時的な不要な電流の流出
が存在してしまう。というのは、チッゾイネープル信号
び１によって当該メモリ全体をアクティ＼、 プにする以前は全ワード線がｗ　ＨＨレベルになりてい
ることから、全ビット線がＯｖになっており、当該ビッ
ト線レベルがとのＯＶから、データ゛Ｌ″を検出するに
必要な“Ｈ”レベル、例えば１．ＩＶに立上るまで、相
当な立上り時間を要す。この立上り時間は、ビット線に
寄生するビット線容量１８（第１図）を充電するに要す
る時間であり、第２Ａ図の（５）欄の如く、ビット線電
位はゆっくりと゛Ｈ″レベルへ向けて上昇する。この上
昇の間はセンスアンプ１７より不要な電流（充電電流）
が流出するからこのときの読出しデータは”Ｈ＃となる
。このため、センスアンプの１７の出力は、第２Ａ図の
（６）欄の如（Ｈ７（ハイインピーダンス）より一旦゛
Ｈｎデータとなったのち初めて正規の゛ＬＨデータを、
時間Ｔｌ後に出力する。かぐの如く、読出し速度は遅く
なる。

次に前述の第２のワーストケースについて考慮する。第
３Ａ図は従来の第２のワーストケースにおける動作を説
明するだめの波形図である。なお、第３Ｂ図は本発明に
おける第２のワーストケースでの動作を説明するための
波形図であるが、これについては後述する。第３Ａ図を
参照しながら第１図のメモリにおける第２のワーストケ
ースを説明する。第３Ａ図の（１）〜（３）桐は第２Ａ
図の１１）〜（３）欄にそれぞれ相当する。所望のメモ
リセルがアクセスされるには、対応するワード線のレベ
ルを第３Ａ図の（４）欄の如く”Ｈ”レベルへ立上げる
。

第３Ａ図の（５）欄は、センスアンプ１７が、前述の電
流の流出の有無の結果、データ“Ｌ″又はデータ゛′Ｈ
＃と判定すべきビット線の検出レベルを示しており、今
アクセスされたメモリセルの接続するビット線が直前に
おいてデータ゛Ｌ″の読出しを行ったメモリセルを有し
ているとすれば、当該ビット線のレベルは検出レベル゛
Ｌ”（約１１Ｖ）Ｋある。つまり、当該ビット線のビッ
ト線容量１８は十分に充電されている。この状態でデー
タ″Ｈ″を読み出そうとすれば、センスアンプ１７から
当該ビット線へ既述の電流を流出せしめるのに先立ち、
そのビット線容量の充電電荷を抜き取らなければならな
い。この結果、その充電電荷の抜き取シに要する時間だ
け読出し速度は遅くなり、センスアンプ１７よシ出力さ
れるデータ”Ｈ”は時間Ｔ２後に初めて出現し、読出し
はがなり遅れることになる。

（４）発明の目的 本発明は上記の問題に鑑み、上記第１および第２のワー
ストケースにおける時間遅れを解消することのできる半
導体記憶装置を棉案することを目的とするものである。

（５）発明の構成 上記目的を達成するために本発明は、アドレスチェン・
りがある毎に、該アドレスチェンジの直後に、全てのビ
ット線のレベルをセンスアンプがデータ″′Ｈ”を検出
するレベルとグランドレベルのほぼ中間レベル（約０．
５Ｖ）にグリセットするようにしたことを特徴とするも
のである。

（６）発明の実施例 第４図は本発明に基づく半導体記憶装置の一実施例を示
す回路図であり、特にビット線１１の他端（下側）に付
帯する回路４０が本発明による導入部分である。それ以
外の部分は第１図に示した構成と全く同じである。従っ
て主として回路４゜について説明する。回路４０は、各
ビット線１１の他端に接続する第１ｒ−ト４１と、中間
接続点ｍにおける電圧レベルを該第１．ｒ−）４１を通
して選択的にビット線１１に印加する一対の直列抵抗４
３．４４と、一端がグランドＧＮＤに接続される該一対
の直列抵抗４３．４４の他端を電源Ｖｃｃに対し接続又
は非接続とする第２／ｆ″−ト４２と、該第１および第
：ｌ”−ト４１および４２のオン・オフを共通に制御す
る制御回路４５とを有する。

この制御回路４５は、例えばアドレスチェンジ検出回路
４６とチッグイネーブル信号（ＣＦ）検出回路４７およ
びＡＮｒ）ダート４８ならびにインバータ４９を含んで
なる。

今、前記第１のワーストケースにおいてアドレスチェン
ジが第２Ｂ図の（１）欄の如く生じたとすると、アドレ
スチェンジ検出回路４６は同図の（力欄の如きアドレス
チェンジ検出・やルスを出力する。

さらにＡＮＤダート４８の第１人力に印加される。

このアドレス検出ｚ９ルスが第１および第２ゲート４１
および４２に印加されるのは当該半導体記憶装置がアク
ティブに々るときであシ、このだめにチッゾイネーブル
信号σ丁を検出する回路４７が設けられる。該信号で１
−は第２Ｂ図の（２）ｆＮＩに示すとおりＣＥ−＋”Ｌ
”でアクティブであるから、インバータ４９でレベル反
転したのチＡＮＤｒ−）４８の第２人力に印加される。

かくして、アクティブ状態でのアドレスチェンジ検出ノ
クルスは第１および第２ダート４１．４２をオンにする
。ここに一対の直列抵抗４３．４４の中間接続点ｍには
センスアンプがデータ”Ｈ″を検出するレベルとグラン
ドＧＮＤの各レベルの中間電位、例えば０．５　Ｖが生
じ、この０．５Ｖの電位は、同じくオンになっている第
１’−ト４１を通してビット＠１１に印加され、これを
プリチャージする。このプリチャージは、第２Ｂ図の（
５）欄における波形Ｐとして示され、第２Ａ図における
対応する（５）欄の波形に比して急速な立上りを見せる
。

この結果、センスアンプ１７からのデータ読出し時間は
、第２Ａ図および第２Ｂ図の各（６）欄から明白なよう
に、ＴＩ−＋ｔ１と短縮される。これにより第１のワー
ストケースでの読出し時間の短縮が実現する。尚、第４
図に於いてはビット線をグリチャージするための電工を
抵抗４３．４４によって発生しているが、かかる構成に
限られるものではない。

次に第２のワーストケースについてみると、第３Ｂ図の
（５）′Ｍ＃ｌに示す如く、ビット線レベルは、アドレ
スチェンジに引き続き即座に前記０．５　Ｖに達する。

この０．５ｖはデータ″″Ｈ”の検出レベル（第３Ａ図
（５）欄の点線のライン参照）を下まわっており、セン
スアンプ１７からビット線１１への電流流出が即座に開
始しその結果、センスアンプ１７からのデータの読出し
時間は第３Ａ図および第３Ｂ図の各（６）欄から明らか
なようにＴ２→ｔｉと短縮される。これにより第２のワ
ーストケースでの読出し時間の短縮が実現する。

ここで、前記データ＠　ＨＨの読出しとは逆にデータ″
′Ｌ”の読出しについてみると、前記の０．５Ｖへのグ
リチャージがむしろ、データ“Ｌ＃の読出しを従来よシ
も遅らせる結果となることに不都合を感じる。然しなか
ら、この場合の読出し時間の遅れは、データ゛Ｈ”の読
出しにおける既述の時間短縮によって十分相殺されると
とが確かめられている。とにかく、メモリ全体の読出し
時間を規定するのは、ワーストケースでの読出し時間で
あり最長の読出し時間が短縮されればメモリ全体として
の読出し速度は相対的に向上することになる。

第５図は第４図におけるアドレスチェンジ検出回路４６
の一例を示す回路図である。ただし、本回路４６はメモ
リに印加されるアドレスの各ビット対応で設けられるも
のであり、その中の１つのみを取り出して示す。Ａ、Ａ
はアドレスを構成するビットの論理およびその反転論理
を表わす。回路４６は第１回路４６−１と第２回路４６
−２からなり、各出力はＯＲケ”　−ト５１を通して第
４図のＡＮＤデート４８に至る。このように同一構成の
回路を対にしたのは、アドレスビットが“Ｈ″→“Ｌ”
又は“Ｌ”→”Ｈ”のいずれにチェンジしてもどちらも
検出可能とするためであシ、そのためにアドレスビット
ＡおよびＫを入力とする。アドレスビットＡが今ｍ　Ｈ
Ｈのときトランジスタ５６がオンであるから出力Ｑは“
Ｌ”となっている。このときトランジスタ５３もオンで
あるからコンデンサ５７は放電しておりトランジスタ５
５もオフである。そして次に”Ｈ＃→“Ｌ”なるアドレ
スチェンジが生ずると、トランジスタ５３．５６は共に
オフし、出力Ｑｌｌ−ｉ、″Ｌ＃からトランジスタ５４
を介して“Ｈ′へ立上る。これがアドレスチェンジ検出
・ぐルスの前縁となる。これと同時にコンデンサ５７は
、トランジスタ５２を介し、充電が開始される。そして
所定時間後に充電が完了するとトランジスタ５５はオン
となり、出力Ｑは再び”Ｌ″へ立下る。これがアドレス
チェンジ検出パルスの後縁となる。

一方、第２回路４ｄ−２についてみると、前述のアドレ
スビットＡがＨ”のとき、反転アドレスピッ）Ａは“Ｌ
”であり、トランジスタ５３′をオフにしているから、
コンデンサ５７′はトランジスタ５２’を介して１充電
されており、トランジスタ５５′をオンにする。つまり
、出力Ｑ′は”　Ｌ　”になっている。そして次に、ア
ドレスビットＡが′Ｈ”→”　Ｌ”、すなわちアドレス
ビットＷが“Ｌ“→ｔｏ　Ｈ″になると、トランジスタ
５６′をオンとし、同じく出力Ｑ′を′Ｌ″のままとす
る。この回路４６−２がアドレスチェンジ検出・やルス
を形成するのは、アドレスビットＡが′し”から”　Ｈ
”すなわちＸがＨ″から”Ｌ″に変化すると冬でちり、
このときの回路４６−２の動作は既述の回路４６−１の
動作と全く同じである。結局、アドレスチェンジがＨ＃
→″′Ｌ＃、“Ｌ”→″′Ｈ″のいずれのモードで生じ
ても、アドレスチェンジ検出・ぞルスが生成される。

（７）発明の効果 以上詳細に説明したように、本発明によれば既述の第１
のワーストケースおよび第２のワーストケースのいずれ
についても読出し時間の短縮化が図れ、メモリ全体とし
ての高速化が実現される。

【図面の簡単な説明】

第１図は半導体記憶装置例えば一般的なＥＰＲＯＭにつ
いて示す回路図、第２Ａ図は従来の第１のワーストケー
スにおける動作を説明するための波形図、第２Ｂ図は本
発明における第１のワーストケースでの動作を説明する
ための波形図、第３Ａ図は従来の第２のワーストケース
における動作を説明するための波形図、第３Ｂ図は本発
明における第２のワーストケースでの動作を説明するた
めの波形図、第４図は本発明に基づく半導体記憶装置の
一実施例を示す回路図、第５図は第４図におけるアドレ
スチェンジ検出回路４６の一例を示す回路図である。 １１・・・ビット線、１２・・・ワード線、１３・・・
メモリセル、１４・・・メデコーダ、１５・・・Ｙデコ
ーダ、１７・・・センスアンプ、４１・・・第１ｒ−ト
、４２・・・第２ｒ−ト、４３．４４・・・一対の直列
抵抗、４５・・・制御回路、４６・・・アドレスチェン
ジ検出回路、４７・・・チッグイネーブル信号検出回路
、ｍ・・・中間接続点。 第１図 ７ 第２Ｂ図 第３Ａ図 第３Ｂ図

Claims (1)

【特許請求の範囲】
1. １　複数のビット線と複数のワード線との交点毎に配設
   されたメモリセルと、選択されたメモリセルのデータを
   対応する前記ビット線を介して感知するセンスアンプと
   、入力アドレス信号の変化を検出して該ビット線の電位
   を該センスアンプがデータ″″Ｈ＃を検出し始める電位
   と接地電位とのほぼ中間電位にグリセットするプリセッ
   ト手段とを備えてなることを特徴とする半導体記憶装置
   。