JPH03248397A

JPH03248397A - センスアンプ回路

Info

Publication number: JPH03248397A
Application number: JP2043786A
Authority: JP
Inventors: Satoshi Ozawa; 聡小澤
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1990-02-23
Filing date: 1990-02-23
Publication date: 1991-11-06
Anticipated expiration: 2012-04-30
Also published as: JP2604873B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、センスアンプ回路に関し、特に、不揮発性半
導体メモリ等に使用される電流検知型のセンスアンプ回
路に関する。

［従来の技術］一般に不揮発性メモリに使用される電流検知型センスア
ンプ回路は、メモリセルに流れる微少電流の有無を感知
し、電気的にハイレベル或はローレベルを出力する回路
である。

第４図は、従来の電流検知型センスアンプ回路を中心と
した半導体メモリの回路接続図である。

同図に示すように、電流検知型センスアンプは、カレン
トミラー回路を構成するｐチャネルＭＯＳトランジスタ
（以下、ｐＭＯ３と記す）１．２、ｐＭＯ３１，２とそ
れぞれ直列に接続されたｎチャネルＭＯ３）ランジスタ
（以下、ｎＭＯ３と記す）３．４およびｎ　Ｍ　ＯＳ　
３のソース−ゲート間に接続された相補型インバータ５
によって構成されている。センスアンプの出力は、９Ｍ
Ｏ３２とｎ　Ｍ　ＯＳ　４とのドレイン接続点Ｅからと
り出され出力バッファ２０を介して出力端子Ｏｕｔから
出力される。

メモリセル領域においては、デイジット線２６〜２９の
それぞれにメモリセル１２〜１５が接続されており、各
デイジット線は、各デイジット線と接続点Ｃ，Ｄとの間
に接続された、第２Ｙセレクタを構成するｎ　Ｍ　ＯＳ
　８〜１１によって選択される。また、接続点Ｃ，Ｄと
接続点Ｂとの間に、第１Ｙセレクタを構成するｎＭＯ３
６，７が接続されている。デイジット線２６〜２９には
、それぞれに寄生容量１６〜１９が付いている。また、
同図において、ｖｐＤは電源電圧を、ｖＩＬ！Ｆは基準
電圧を、Ａ１〜Ａ５はメモリセル選択信号を示している
。

センスアンプにおいては、９ＭＯ８２の相互コンダクタ
ンスｇｍ（２＞とｎＭＯ３４の相互コンダクタンスｇｍ
（４）の比によりセンスアンプ出力〈接続点Ｅの出力）
のレベルが決定される。すなわち、ｇｍ　（２）＞ｇｍ
　（４）のとき、センスアンプ出力のレベルはハイレベ
ルとなり、また、ｇｍ　（２）　＜ｇｍ　（４）のとき
、センスアンプ出力のレベルはローレベルとなる。

第５図は、第４図の従来のセンスアンプ回路において、
第１Ｙセレクタのみを切り換え、その時切り換えられた
２つのメモリセルの記憶情報が共にしきい値電圧を高く
され常にオフするセル（以下、オフセルという）であっ
たときの動作波形区である。メモリセル選択信号Ａ４、
Ａ５がハイレベルに、Ａ３がローレベルに固定され、Ａ
１がローレベルからハイレベルに（Ａ２がハイレベルか
らローレベルに）切り換えられた場合（第１Ｙセレクタ
だけが切り換えられた場合）、メモリセルの選択がメモ
リセル１５からメモリセル１３に切り換えられ、各接続
点の動作は第５図で示すようになる。すなわち、接続点
Ｂのレベルがデイジット線２７の寄生容量１７を充電す
るために一瞬低下し、デイジット線２７の寄生容量１７
の充電が完了した後ハイレベルに戻る。そして、接続点
Ａのレベルも接続点Ｂのレベルに追従してデイジット線
２７の寄生容量１７の充電期間中低下するためｐＭＯｓ
２のｇｍ　（２＞が増加し、そのため瞬間的にｇｍ　（
２）＞ｇｍ　（４）となり、センスアンプ回路の出力（
接続点Ｅのレベル）は−時ローレベルから浮き上がる。

しかし、その浮き上がるレベルは１　／　２　Ｖ　ＤＤ
以下であるため、センスアンプ次段の出力バッファを反
転させるには至らず、出力端子Ｏｕｔのレベルは反転し
ない。

また、ここでは示されていないが、第２Ｙセレクタだけ
の切り換えの場合でも、各接続点の動作は、上述の第１
Ｙセレクタだけの切り換えの場合と同様である。

［発明が解決しようとする課題］上述したように、従来のセンスアンプ回路において、第
１Ｙセレクタのみ、第２Ｙセレクタのみそれぞれ単独に
切り換えられた場合は出力レベルの反転という問題は起
きないが、第１Ｙセレクタと第２Ｙセレクタを一緒に切
り換えた場合には、実際には第１Ｙセレクタと第２Ｙセ
レクタは同時には切り換わらず、いずれか一方に多少の
遅延が生じるため、その遅延により、デイジット線が切
り換わる時−時的に選択すべきデイジット線と異なるデ
イジット線が選ばれることになり、−時的に誤データが
出力される（いわゆる出力のヒゲ）という問題が生じる
。その情況を第６図に示す。

同図には、メモリセル選択信号Ａ５がハイレベルに固定
され、選択信号Ａ１、Ａ３がローレベルからハイレベル
へ（Ａ２とＡ４がハイレベルからローレベルへ）切り換
えられた場合（第１Ｙセレクタと第２Ｙセレクタを一緒
に切り換えられた場合）に選択信号ＡＩ　（Ａ２）に対
して選択信号Ａ３（Ａ４）が遅れて切り換わる情況での
各部の出力波形が示されている。

図示したように、選択信号Ａｌ、Ａ２が切り換わった後
、−瞬遅れて選択信号Ａ３、Ａ４が切り換わる場合には
、選択メモリセルが１５から１２に切り換わるまでの間
に一旦メモリセル１３が選択されることになる。したが
って、まずメモリセル１３が選択されるためデイジット
線２７の寄生容量１７を充電し、接続点Ｂのレベルが一
瞬ローレベルへ向かって低下する。続いて、デイジット
線２７の寄生容量１７を充電完了するかしないかのうち
に、メモリセル１２が選択されるため、さらに、デイジ
ット線２６の寄生容量１６を充電することになり、接続
点Ｂのレベルがさらに低下する。そして、デイジット線
２６の寄生容量１６の充電が完了した後、接続点Ｂのレ
ベルは元のハイレベルに戻る。この場合にも、接続点Ａ
のレベルは接続点Ｂのレベルに追従し、デイジット線２
７の寄生容量１７、デイジット！！２６の寄生容量１６
の充電期間中、上述の第１Ｙセレクタのみの切り換えの
場合よりもさらに低下し、そのため、センスアンプの出
力（接続点Ｅのレベル）は−時、１　／　２　Ｖ　ＤＥ
Ｉレベルを越える。そのため、接続点Ｅの出力に追従し
て一時、出力端子Ｏｕｔからの出力が反転し、いわゆる
「出力データのヒゲ」を発生させてしｔう。

［課題を解決するための手段］本発明のセンスアンプ回路は、入力点に選択されたメモ
リセルのデータが入力されるセンスアンプと、メモリセ
ルのデータ出力点と電源との間に接続された、少なくと
もアドレスが変化した後の一定時間導通して前記データ
出力点に付いている寄生容量を充電する第１のスイッチ
ング手段とを具備するものであり、また、前記データ出
力点と前記センスアンプの入力点との間に、アドレスが
変化した後の一定時間遮断される第２のスイッチング手
段が接続されている。

［実施例〕次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示す回路図であって、同図
において第４図の従来例と共通する部分には同一の参照
番号が付されているので、重複する説明は省略する。

本実施例では、第１図に示すように、センスアンプの入
力点（接続点Ｂ）とメモリセルのデータ出力点（接続点
Ｆ）との間にｎＭＯＳ２１が接続され、また、■ｏＤ電
源と接続点Ｆとの間にはｎＭＯＳ２２が接続されている
。ｎＭＯＳ２１は、アドレスが変化したときに所定のパ
ルス幅の負方向立ち上がるパルスを発生するアドレス変
化検知回路２３の出力信号によって、ｔた、ｎ　Ｍ　Ｏ
Ｓ　２２は、アドレス変化検知回路出力信号の相補型イ
ンバータ２４による反転信号によって制御される。

第１図において、破線で囲まれた部分が充電制御回路２
５を構成している。

次に、本実施例回路の動作について説明する。

第２図は、第１Ｙセレクタ、第２Ｙセレクタを一緒に切
り換え、その時切り換えられたメモリセルの記憶情報が
共にオフセルである場合の各メモリセル選択信号Ａ１〜
Ａ５と各部の動作波形図である。第２図に示すように、
アドレス変化検知回路２３からの出力信号（接続点Ｇの
レベル）は常時ハイレベルであって、アドレスが変化し
た時に所定の時間だけローレベルとなる信号であり、イ
ンバータ２４の出力（接続点Ｈのレベル）は、その相補
信号である。従って、第１Ｙセレクタと第２Ｙセレクタ
が一緒に切り換わる時、−時的にｎＭＯＳ２１はオフし
、ｎＭＯＳ２１はオンする。そして、このｎ　Ｍ　ＯＳ
　２２によってデイジット線の寄生容量の充電が行われ
る。そのため、接続点Ｆのレベルは一定以上に保持され
ており、第１Ｙセレクタ、第２Ｙセレクタの切り換えが
終了してｎＭＯＳ２１がオンした際に、接続点Ｂの電位
は、上述した従来例回路の場合のような電位の低下が起
きることはなく、はぼ一定の値に保たれる。従って、セ
ンスアンプ出力（接続点Ｅのレベル）オよび出力端子Ｏ
ｕｔからの出力信号に反転（出力データのヒゲ）が生じ
ることはなくなる。

なお、第１Ｙセレクタのみ、第２Ｙセレクタのみの切り
換えの場合にはもちろん出力データの反転は生じない。

第３図は本発明の他の実施例を示す回路図である０本実
施例は、充電制御回路２５の構成において先の実施例と
相違している。すなわち、第３図の実施例では、メモリ
セルのデータ出力点である接続点Ｆの微少な電位変化を
相補型インバータ２４で増幅し、ｎ　Ｍ　ＯＳ　２２を
スイッチングすることによってデイジット線の寄生容量
の充電を行っている。

本実施例では、第１セレクタおよび／または第２セレク
タが切り換えられたときに、ｎ　Ｍ　ＯＳ　２１がオフ
するが、そのとき、接続点Ｆの電位が下がりかけるとｎ
ＭＯｓ２２がオンして寄生容量を充電して、接続点Ｆの
電位を一定以上に保つ、したがって、本実施例において
も、アドレスの切り換えが終了した後にｎＭＯ５２１が
オンしても、接続点Ａ、Ｂの電位が低下することがなく
、出力データの反転は生じない、なお、この実施例にお
いては、ｎＭＯｓ２２のオン抵抗は十分高く設定されて
いる。

［発明の効果］以上説明したように、本発明は、メモリセルのデータ出
力点と電源との間に、少なくともアドレスが変化した後
の一定時間導通してデータ出力点に付加された寄生容量
を充電する第１のスイッチング手段を設けたものである
ので、本発明によれば、アドレス切換時に誤ったメモリ
セルが一時的に選択されることがあっても、データ出力
点の電位が下がりすぎることがなくなる。また、本発明
は、電流検出型センスアンプの入力点とメモリセルのデ
ータ出力点との間にアドレスが変化した後の一定時間遮
断する第２のスイッチング手段を設けたものであるので
、本発明によれば、アドレス切換時に起こりうるメモリ
セル領域における電位変化の影響をセンスアンプに及ぼ
さないようにすることできる。したがって５本発明によ
れば、アドレス切換時にセンスアンプ回路が誤って反転
することがなくなり、半導体メモリの動作信頼性が向上
する。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図は、
その動作説明図、第３図は、本発明の他の実施例を示す
回路図、第４図は、従来例の回路図、第５図、第６図は
、その動作説明図である。１．２・・・ｐチャネルＭＯ３）ランジスタ、３．４．
６〜１１．２１．２２−ｎチャネルＭ○Ｓトランジスタ
、　　　５．２４・・・相補型インバータ、　　　１２
〜１５・・・メモリセル、　　　１６〜１９・・・寄生
容量、　　２０・・・出力バッファ、　　２３・・・ア
ドレス変化検知回路、回路、　　　２６〜２９・・・デイング〜Ａ５・・・メ
モリセル選択信号、点、　　Ｏｕｔ・・・出力端子。２５・・・充電制御ト線、　　　ＡＩＡ〜Ｈ・・・接続

Claims

【特許請求の範囲】

（１）入力点に選択されたメモリセルのデータが入力さ
れるセンスアンプと、メモリセルのデータ出力点と電源
との間の接続された、少なくともアドレスが変化した後
の一定時間導通して前記データ出力点に付加されている
寄生容量を充電する第１のスイッチング手段と、を具備
するセンスアンプ回路。
（２）前記データ出力点と前記センスアンプの入力点と
の間に、アドレスが変化した後の一定時間遮断される第
２のスイッチング手段が接続されている請求項１記載の
センスアンプ回路。