JP2604873B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、センスアンプ回路に関し、特に、不揮発性
半導体メモリ等に使用される電流検知型のセンスアンプ
回路に関する。
半導体メモリ等に使用される電流検知型のセンスアンプ
回路に関する。
［従来の技術］ 一般に不揮発性メモリに使用される電流検知型センス
アンプ回路は、メモリセルに流れる微少電流の有無を感
知し、電気的にハイレベル或はローレベルを出力する回
路である。
アンプ回路は、メモリセルに流れる微少電流の有無を感
知し、電気的にハイレベル或はローレベルを出力する回
路である。
第４図は、従来の電流検知型センスアンプ回路を中心
とした半導体メモリの回路接続図である。同図に示すよ
うに、電流検知型センスアンプは、カレントミラー回路
を構成するｐチャネルMOSトランジスタ（以下、pMOSと
記す）１、２、pMOS1、２とそれぞれ直列に接続された
ｎチャネルMOSトランジスタ（以下、nMOSと記す）３、
４およびnMOS3のソース−ゲート間に接続された相補型
インバータ５によって構成されている。センスアンプの
出力は、pMOS2とnMOS4とのドレイン接続点Ｅからとり出
され出力バッファ20を介して出力端子Outから出力され
る。
とした半導体メモリの回路接続図である。同図に示すよ
うに、電流検知型センスアンプは、カレントミラー回路
を構成するｐチャネルMOSトランジスタ（以下、pMOSと
記す）１、２、pMOS1、２とそれぞれ直列に接続された
ｎチャネルMOSトランジスタ（以下、nMOSと記す）３、
４およびnMOS3のソース−ゲート間に接続された相補型
インバータ５によって構成されている。センスアンプの
出力は、pMOS2とnMOS4とのドレイン接続点Ｅからとり出
され出力バッファ20を介して出力端子Outから出力され
る。
メモリセル領域においては、ディジット線26〜29のそ
れぞれにメモリセル12〜15が接続されており、各ディジ
ット線は、各ディジット線と接続点Ｃ、Ｄとの間に接続
された、第2Yセレクタを構成するnMOS8〜11によって選
択される。また、接続点Ｃ、Ｄと接続点Ｂとの間に、第
1Yセレクタを構成するnMOS6、７が接続されている。デ
ィジット線26〜29には、それぞれに寄生容量16〜19が付
いている。また、同図において、VDDは電源電圧を、V
REFは基準電圧を、A1〜A5はメモリセル選択信号を示し
ている。
れぞれにメモリセル12〜15が接続されており、各ディジ
ット線は、各ディジット線と接続点Ｃ、Ｄとの間に接続
された、第2Yセレクタを構成するnMOS8〜11によって選
択される。また、接続点Ｃ、Ｄと接続点Ｂとの間に、第
1Yセレクタを構成するnMOS6、７が接続されている。デ
ィジット線26〜29には、それぞれに寄生容量16〜19が付
いている。また、同図において、VDDは電源電圧を、V
REFは基準電圧を、A1〜A5はメモリセル選択信号を示し
ている。
センスアンプにおいては、pMOS2の相互コンダクタン
スgm（２）とnMOS4の相互コンダクタンスgm（４）の比
によりセンスアンプ出力（接続点Ｅの出力）のレベルが
決定される。すなわち、gm（２）＞gm（４）のとき、セ
ンスアンプ出力のレベルはハイレベルとなり、また、gm
（２）＜gm（４）のとき、センスアンプ出力のレベルは
ローレベルとなる。
スgm（２）とnMOS4の相互コンダクタンスgm（４）の比
によりセンスアンプ出力（接続点Ｅの出力）のレベルが
決定される。すなわち、gm（２）＞gm（４）のとき、セ
ンスアンプ出力のレベルはハイレベルとなり、また、gm
（２）＜gm（４）のとき、センスアンプ出力のレベルは
ローレベルとなる。
第５図は、第４図の従来のセンスアンプ回路におい
て、第1Yセレクタのみを切り換え、その時切り換えられ
た２つのメモリセルの記憶情報が共にしきい値電圧を高
くされ常にオフするセル（以下、オフセルという）であ
ったときの動作波形図である。メモリセル選択信号A4、
A5がハイレベルに、A3がローレベルに固定され、A1がロ
ーレベルからハイレベルに（A2がハイレベルからローレ
ベルに）切り換えられた場合（第1Yセレクタだけが切り
換えられた場合）、メモリセルの選択がメモリセル15か
らメモリセル13に切り換えられ、各接続点の動作は第５
図で示すようになる。すなわち、接続点Ｂのレベルがデ
ィジット線27の寄生容量17を充電するために一瞬低下
し、ディジット線27の寄生容量17の充電が完了した後ハ
イレベルに戻る。そして、接続点Ａのレベルも接続点Ｂ
のレベルに追従してディジット線27の寄生容量17の充電
期間中低下するためpMOS2のgm（２）が増加し、そのた
め瞬間的にgm（２）＞gm（４）となり、センスアンプ回
路の出力（接続点Ｅのレベル）は一時ローレベルから浮
き上がる。しかし、その浮き上がるレベルは1/2VDD以下
であるため、センスアンプ次段の出力バッファを反転さ
せるには至らず、出力端子Outのレベルは反転しない。
て、第1Yセレクタのみを切り換え、その時切り換えられ
た２つのメモリセルの記憶情報が共にしきい値電圧を高
くされ常にオフするセル（以下、オフセルという）であ
ったときの動作波形図である。メモリセル選択信号A4、
A5がハイレベルに、A3がローレベルに固定され、A1がロ
ーレベルからハイレベルに（A2がハイレベルからローレ
ベルに）切り換えられた場合（第1Yセレクタだけが切り
換えられた場合）、メモリセルの選択がメモリセル15か
らメモリセル13に切り換えられ、各接続点の動作は第５
図で示すようになる。すなわち、接続点Ｂのレベルがデ
ィジット線27の寄生容量17を充電するために一瞬低下
し、ディジット線27の寄生容量17の充電が完了した後ハ
イレベルに戻る。そして、接続点Ａのレベルも接続点Ｂ
のレベルに追従してディジット線27の寄生容量17の充電
期間中低下するためpMOS2のgm（２）が増加し、そのた
め瞬間的にgm（２）＞gm（４）となり、センスアンプ回
路の出力（接続点Ｅのレベル）は一時ローレベルから浮
き上がる。しかし、その浮き上がるレベルは1/2VDD以下
であるため、センスアンプ次段の出力バッファを反転さ
せるには至らず、出力端子Outのレベルは反転しない。
また、ここでは示されていないが、第2Yセレクタだけ
の切り換えの場合でも、各接続点の動作は、上述の第1Y
セレクタだけの切り換えの場合と同様である。
の切り換えの場合でも、各接続点の動作は、上述の第1Y
セレクタだけの切り換えの場合と同様である。
［発明が解決しようとする課題］ 上述したように、従来のセンスアンプ回路において、
第1Yセレクタのみ、第2Yセレクタのみそれぞれ単独に切
り換えられた場合は出力レベルの反転という問題は起き
ないが、第1Yセレクタと第2Yセレクタを一緒に切り換え
た場合には、実際には第1Yセレクタと第2Yセレクタは同
時には切り換わらず、いずれか一方に多少の遅延が生じ
るため、その遅延により、ディジット線が切り換わる時
一時的に選択すべきディジット線と異なるディジット線
が選ばれることになり、一時的に誤データが出力される
（いわゆる出力のヒゲ）という問題が生じる。その情報
を第６図に示す。同図には、メモリセル選択信号A5がハ
イレベルに固定され、選択信号A1、A3がローレベルから
ハイレベルへ（A2とA4がハイレベルからローレベルへ）
切り換えられた場合（第1Yセレクタと第2Yセレクタを一
緒に切り換えられた場合）に選択信号A1（A2）に対して
選択信号A3（A4）が遅れて切り換わる情況での各部の出
力波形が示されている。
第1Yセレクタのみ、第2Yセレクタのみそれぞれ単独に切
り換えられた場合は出力レベルの反転という問題は起き
ないが、第1Yセレクタと第2Yセレクタを一緒に切り換え
た場合には、実際には第1Yセレクタと第2Yセレクタは同
時には切り換わらず、いずれか一方に多少の遅延が生じ
るため、その遅延により、ディジット線が切り換わる時
一時的に選択すべきディジット線と異なるディジット線
が選ばれることになり、一時的に誤データが出力される
（いわゆる出力のヒゲ）という問題が生じる。その情報
を第６図に示す。同図には、メモリセル選択信号A5がハ
イレベルに固定され、選択信号A1、A3がローレベルから
ハイレベルへ（A2とA4がハイレベルからローレベルへ）
切り換えられた場合（第1Yセレクタと第2Yセレクタを一
緒に切り換えられた場合）に選択信号A1（A2）に対して
選択信号A3（A4）が遅れて切り換わる情況での各部の出
力波形が示されている。
図示したように、選択信号A1、A2が切り換わった後、
一瞬遅れて選択信号A3、A4が切り換わる場合には、選択
メモリセル15から12に切り換わるまでの間に一旦メモリ
セル13が選択されることになる。したがって、まずメモ
リセル13が選択されるためディジット線27の寄生容量17
を充電し、接続点Ｂのレベルが一瞬ローレベルへ向かっ
て低下する。続いて、ディジット線27の寄生容量17を充
電完了するかしないかのうちに、メモリセル12が選択さ
れるため、さらに、ディジット線26の寄生容量16を充電
することになり、接続点Ｂのレベルがさらに低下する。
そして、ディジット線26の寄生容量16の充電が完了した
後、接続点Ｂのレベルは元のハイレベルに戻る。この場
合にも、接続点Ａのレベルは接続点Ｂのレベルに追従
し、ディジット線27の寄生容量17、ディジット線26の寄
生容量16の充電期間中、上述の第1Yセレクタのみの切り
換えの場合よりもさらに低下し、そのため、センスアン
プの出力（接続点Ｅのレベル）は一時、1/2VDDレベルを
越える。そのため、接続点Ｅの出力に追従して一時、出
力端子Outからの出力が反転し、いわゆる「出力データ
のヒゲ」を発生させてしまう。
一瞬遅れて選択信号A3、A4が切り換わる場合には、選択
メモリセル15から12に切り換わるまでの間に一旦メモリ
セル13が選択されることになる。したがって、まずメモ
リセル13が選択されるためディジット線27の寄生容量17
を充電し、接続点Ｂのレベルが一瞬ローレベルへ向かっ
て低下する。続いて、ディジット線27の寄生容量17を充
電完了するかしないかのうちに、メモリセル12が選択さ
れるため、さらに、ディジット線26の寄生容量16を充電
することになり、接続点Ｂのレベルがさらに低下する。
そして、ディジット線26の寄生容量16の充電が完了した
後、接続点Ｂのレベルは元のハイレベルに戻る。この場
合にも、接続点Ａのレベルは接続点Ｂのレベルに追従
し、ディジット線27の寄生容量17、ディジット線26の寄
生容量16の充電期間中、上述の第1Yセレクタのみの切り
換えの場合よりもさらに低下し、そのため、センスアン
プの出力（接続点Ｅのレベル）は一時、1/2VDDレベルを
越える。そのため、接続点Ｅの出力に追従して一時、出
力端子Outからの出力が反転し、いわゆる「出力データ
のヒゲ」を発生させてしまう。
［課題を解決するための手段］ 本発明のセンスアンプ回路は、入力点に選択されたメ
モリセルのデータが入力されるセンスアンプと、メモリ
セルの共通データ出力点とセンスアンプの入力点との間
に接続された、アドレスが変化した後の一定時間遮断さ
れる第１のスイッチング手段と、メモリセルの共通デー
タ出力点とVDD電源との間の接続された、少なくともア
ドレスが変化した後の一定時間導通してそのとき前記共
通データ出力点に付加されている寄生容量を充電する第
２のスイッチング手段と、を具備するものである。
モリセルのデータが入力されるセンスアンプと、メモリ
セルの共通データ出力点とセンスアンプの入力点との間
に接続された、アドレスが変化した後の一定時間遮断さ
れる第１のスイッチング手段と、メモリセルの共通デー
タ出力点とVDD電源との間の接続された、少なくともア
ドレスが変化した後の一定時間導通してそのとき前記共
通データ出力点に付加されている寄生容量を充電する第
２のスイッチング手段と、を具備するものである。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図であって、同
図において第４図の従来例と共通する部分には同一の参
照番号が付されているので、重複する説明は省略する。
図において第４図の従来例と共通する部分には同一の参
照番号が付されているので、重複する説明は省略する。
本実施例では、第１図に示すように、センスアンプの
入力点（接続点Ｂ）とメモリセルのデータ出力点（接続
点Ｆ）との間にnMOS21が接続され、また、VDD電源と接
続点Ｆとの間にはnMOS22が接続されている。nMOS21は、
アドレスが変化したときに所定のパルス幅の負方向立ち
上がるパルスを発生するアドレス変化検知回路23の出力
信号によって、また、nMOS22は、アドレス変化検知回路
出力信号の相補型インバータ24による反転信号によって
制御される。第１図において、破線で囲まれた部分が充
電制御回路25を構成している。
入力点（接続点Ｂ）とメモリセルのデータ出力点（接続
点Ｆ）との間にnMOS21が接続され、また、VDD電源と接
続点Ｆとの間にはnMOS22が接続されている。nMOS21は、
アドレスが変化したときに所定のパルス幅の負方向立ち
上がるパルスを発生するアドレス変化検知回路23の出力
信号によって、また、nMOS22は、アドレス変化検知回路
出力信号の相補型インバータ24による反転信号によって
制御される。第１図において、破線で囲まれた部分が充
電制御回路25を構成している。
次に、本実施例回路の動作について説明する。第２図
は、第1Yセレクタ、第2Yセレクタを一緒に切り換え、そ
の時切り換えられたメモリセルの記憶情報が共にオフセ
ルである場合の各メモリセル選択信号A1〜A5と各部の動
作波形図である。第２図に示すように、アドレス変化検
知回路23からの出力信号（接続点Ｇのレベル）は常時ハ
イレベルであって、アドレスが変化した時に所定の時間
だけローレベルとなる信号であり、インバータ24の出力
（接続点Ｈのレベル）は、その相補信号である。従っ
て、第1Yセレクタと第2Yセレクタが一緒に切り換わる
時、一時的にnMOS21はオフし、nMOS22はオンする。そし
て、このnMOS22によってディジット線の寄生容量の充電
が行われる。そのため、接続点Ｆのレベルは一定以上に
保持されており、第1Yセレクタ、第2Yセレクタの切り換
えが終了してnMOS21がオンした際に、接続点Ｂの電位
は、上述した従来例回路の場合のような電位の低下が起
きることはなく、ほぼ一定の値に保たれる。従って、セ
ンスアンプ出力（接続点Ｅのレベル）および出力端子Ou
tからの出力信号に反転（出力データのヒゲ）が生じる
ことはなくなる。
は、第1Yセレクタ、第2Yセレクタを一緒に切り換え、そ
の時切り換えられたメモリセルの記憶情報が共にオフセ
ルである場合の各メモリセル選択信号A1〜A5と各部の動
作波形図である。第２図に示すように、アドレス変化検
知回路23からの出力信号（接続点Ｇのレベル）は常時ハ
イレベルであって、アドレスが変化した時に所定の時間
だけローレベルとなる信号であり、インバータ24の出力
（接続点Ｈのレベル）は、その相補信号である。従っ
て、第1Yセレクタと第2Yセレクタが一緒に切り換わる
時、一時的にnMOS21はオフし、nMOS22はオンする。そし
て、このnMOS22によってディジット線の寄生容量の充電
が行われる。そのため、接続点Ｆのレベルは一定以上に
保持されており、第1Yセレクタ、第2Yセレクタの切り換
えが終了してnMOS21がオンした際に、接続点Ｂの電位
は、上述した従来例回路の場合のような電位の低下が起
きることはなく、ほぼ一定の値に保たれる。従って、セ
ンスアンプ出力（接続点Ｅのレベル）および出力端子Ou
tからの出力信号に反転（出力データのヒゲ）が生じる
ことはなくなる。
なお、第1Yセレクタのみ、第2Yセレクタのみの切り換
えの場合にはもちろん出力データの反転は生じない。
えの場合にはもちろん出力データの反転は生じない。
第３図は本発明の他の実施例を示す回路図である。本
実施例は、充電制御回路25の構成において先の実施例と
相違している。すなわち、第３図の実施例では、メモリ
セルのデータ出力点である接続点Ｆの微少な電位変化を
相補的インバータ24で増幅し、nMOS22をスイッチングす
ることによってディジット線の寄生容量の充電を行って
いる。
実施例は、充電制御回路25の構成において先の実施例と
相違している。すなわち、第３図の実施例では、メモリ
セルのデータ出力点である接続点Ｆの微少な電位変化を
相補的インバータ24で増幅し、nMOS22をスイッチングす
ることによってディジット線の寄生容量の充電を行って
いる。
本実施例では、第１セレクタおよび／または第２セレ
クタが切り換えられたとき、nMOS21がオフするが、その
とき、接続点Ｆの電位が下がりかけるとnMOS22がオンし
て寄生容量を充電して、接続点Ｆの電位を一定以上に保
つ。したがって、本実施例においても、アドレスの切り
換えが終了した後にnMOS21がオンしても、接続点Ａ、Ｂ
の電位が低下することがなく、出力データの反転は生じ
ない。なお、この実施例においては、nMOS22のオン抵抗
は十分高く設定されている。
クタが切り換えられたとき、nMOS21がオフするが、その
とき、接続点Ｆの電位が下がりかけるとnMOS22がオンし
て寄生容量を充電して、接続点Ｆの電位を一定以上に保
つ。したがって、本実施例においても、アドレスの切り
換えが終了した後にnMOS21がオンしても、接続点Ａ、Ｂ
の電位が低下することがなく、出力データの反転は生じ
ない。なお、この実施例においては、nMOS22のオン抵抗
は十分高く設定されている。
［発明の効果］ 以上説明したように、本発明は、メモリセルのデータ
出力点と電源との間に、少なくともアドレスが変化した
後の一定時間導通してデータ出力点に付加された寄生容
量を充電する第２のスイッチング手段を設けたものであ
るので、本発明によれば、アドレス切換時に誤ったメモ
リセルが一時的に選択されることがあっても、データ出
力点の電位が下がりすぎることがなくなる。また、本発
明は、電流検出型センスアンプの入力点とメモリセルの
データ出力点との間にアドレスが変化した後の一定時間
遮断する第１のスイッチング手段を設けたものであるの
で、本発明によれば、アドレス切換時に起こりうるメモ
リセル領域における電位変化の影響をセンスアンプに及
ぼさないようにすることできる。したがって、本発明に
よれば、アドレス切換時にセンスアンプ回路が誤って反
転することがなくなり、半導体メモリの動作信頼性が向
上する。
出力点と電源との間に、少なくともアドレスが変化した
後の一定時間導通してデータ出力点に付加された寄生容
量を充電する第２のスイッチング手段を設けたものであ
るので、本発明によれば、アドレス切換時に誤ったメモ
リセルが一時的に選択されることがあっても、データ出
力点の電位が下がりすぎることがなくなる。また、本発
明は、電流検出型センスアンプの入力点とメモリセルの
データ出力点との間にアドレスが変化した後の一定時間
遮断する第１のスイッチング手段を設けたものであるの
で、本発明によれば、アドレス切換時に起こりうるメモ
リセル領域における電位変化の影響をセンスアンプに及
ぼさないようにすることできる。したがって、本発明に
よれば、アドレス切換時にセンスアンプ回路が誤って反
転することがなくなり、半導体メモリの動作信頼性が向
上する。
第１図は、本発明の一実施例を示す回路図、第２図は、
その動作説明図、第３図は、本発明の他の実施例を示す
回路図、第４図は、従来例の回路図、第５図、第６図
は、その動作説明図である。 １、２……ｐチャネルMOSトランジスタ、３、４、６〜1
1、21、22……ｎチャネルMOSトランジスタ、５、24……
相補型インバータ、12〜15……メモリセル、16〜19……
寄生容量、20……出力バッファ、23……アドレス変化検
知回路、25……充電制御回路、26〜29……ディジット
線、A1〜A5……メモリセル選択信号、Ａ〜Ｈ……接続
点、Out……出力端子。
その動作説明図、第３図は、本発明の他の実施例を示す
回路図、第４図は、従来例の回路図、第５図、第６図
は、その動作説明図である。 １、２……ｐチャネルMOSトランジスタ、３、４、６〜1
1、21、22……ｎチャネルMOSトランジスタ、５、24……
相補型インバータ、12〜15……メモリセル、16〜19……
寄生容量、20……出力バッファ、23……アドレス変化検
知回路、25……充電制御回路、26〜29……ディジット
線、A1〜A5……メモリセル選択信号、Ａ〜Ｈ……接続
点、Out……出力端子。
Claims (2)
- 【請求項１】入力点に選択されたメモリセルのデータが
入力されるセンスアンプと、メモリセルの共通データ出
力点と前記センスアンプの入力点との間に接続された、
アドレスが変化した後の一定時間遮断される第１のスイ
ッチング手段と、メモリセルの共通データ出力点とVDD
電源との間の接続された、アドレスが変化した後の一定
時間導通してそのとき前記共通データ出力点に付加され
ている寄生容量を充電する第２のスイッチング手段と、
を具備するセンスアンプ回路。 - 【請求項２】入力点に選択されたメモリセルのデータが
入力されるセンスアンプと、メモリセルの共通データ出
力点と前記センスアンプの入力点との間に接続された、
アドレスが変化した後の一定時間遮断される第１のスイ
ッチング手段と、メモリセルの共通データ出力点とVDD
電源との間の接続された、少なくともアドレスが変化し
た後の一定時間導通してそのとき前記共通データ出力点
に付加されている寄生容量を充電することのできる第２
のスイッチング手段と、を具備するセンスアンプ回路に
おいて、前記第２のスイッチング手段は前記共通データ
出力点の電位によって制御されることを特徴とするセン
スアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4378690A JP2604873B2 (ja) | 1990-02-23 | 1990-02-23 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4378690A JP2604873B2 (ja) | 1990-02-23 | 1990-02-23 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248397A JPH03248397A (ja) | 1991-11-06 |
| JP2604873B2 true JP2604873B2 (ja) | 1997-04-30 |
Family
ID=12673439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4378690A Expired - Fee Related JP2604873B2 (ja) | 1990-02-23 | 1990-02-23 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604873B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10077692B2 (en) | 2013-09-12 | 2018-09-18 | 3M Innovative Properties Company | Use of a lubricant in a mounting mat, method for making such a mat and mounting mat |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3587542B2 (ja) * | 1992-06-19 | 2004-11-10 | インテル・コーポレーション | 電力消費を節減する方法および装置 |
| CN107516542B (zh) * | 2017-07-03 | 2020-07-10 | 合肥格易集成电路有限公司 | 一种io电路及存储器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593792A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6226698A (ja) * | 1985-07-26 | 1987-02-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH023189A (ja) * | 1988-06-16 | 1990-01-08 | Seiko Instr Inc | 半導体集積回路 |
-
1990
- 1990-02-23 JP JP4378690A patent/JP2604873B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10077692B2 (en) | 2013-09-12 | 2018-09-18 | 3M Innovative Properties Company | Use of a lubricant in a mounting mat, method for making such a mat and mounting mat |
| US10227904B2 (en) | 2013-09-12 | 2019-03-12 | 3M Innovative Properties Company | Use of a lubricant in a mounting mat, method for making such a mat and mounting mat |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248397A (ja) | 1991-11-06 |
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