JP2845645B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2845645B2 JP2845645B2 JP3217725A JP21772591A JP2845645B2 JP 2845645 B2 JP2845645 B2 JP 2845645B2 JP 3217725 A JP3217725 A JP 3217725A JP 21772591 A JP21772591 A JP 21772591A JP 2845645 B2 JP2845645 B2 JP 2845645B2
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Description
【0001】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に不揮発性メモリを含む半導体メモリ装置に関す
る。
し、特に不揮発性メモリを含む半導体メモリ装置に関す
る。
【0002】
【従来の技術】一般に、不揮発性メモリを含む半導体メ
モリ装置においては、メモリセルに流れる微小電流の有
無を感知して、電気的にハイレベルまたはロウレベルの
信号を出力する電流検知型のセンスアンプ回路が用いら
れている。
モリ装置においては、メモリセルに流れる微小電流の有
無を感知して、電気的にハイレベルまたはロウレベルの
信号を出力する電流検知型のセンスアンプ回路が用いら
れている。
【0003】図3は、従来の電流検知型のセンスアンプ
回路を含む半導体メモリ装置を示す回路図である。図3
に示されるように、従来の半導体メモリ装置は、ディジ
ット線205、206、207および208に対応し
て、カレントミラー回路を形成するPチャネルMOSト
ランジスタ24および25と、それぞれPチャネルMO
Sトランジスタ24および25に対して直列に接続され
るNチャネルMOSトランジスタ26および27と、N
チャネルMOSトランジスタ26のソース・ゲート間に
接続される相補型インバータ28とにより形成されるセ
ンスアンプ回路と、それぞれメモリセル選択信号10
7、108、109、110および111に対応するN
チャネルMOSトランジスタ29、30、31および3
3、32および34、およびメモリセル35〜38と、
出力バッファ39とを備えて構成されている。なお、図
3において、40、41、42および43として示され
るのは、それぞれディジット線205、206、207
および208の寄生容量である。
回路を含む半導体メモリ装置を示す回路図である。図3
に示されるように、従来の半導体メモリ装置は、ディジ
ット線205、206、207および208に対応し
て、カレントミラー回路を形成するPチャネルMOSト
ランジスタ24および25と、それぞれPチャネルMO
Sトランジスタ24および25に対して直列に接続され
るNチャネルMOSトランジスタ26および27と、N
チャネルMOSトランジスタ26のソース・ゲート間に
接続される相補型インバータ28とにより形成されるセ
ンスアンプ回路と、それぞれメモリセル選択信号10
7、108、109、110および111に対応するN
チャネルMOSトランジスタ29、30、31および3
3、32および34、およびメモリセル35〜38と、
出力バッファ39とを備えて構成されている。なお、図
3において、40、41、42および43として示され
るのは、それぞれディジット線205、206、207
および208の寄生容量である。
【0004】図3において、PチャネルMOSトランジ
スタ24および25と、NチャネルMOSトランジスタ
26および27と、インバータ28とにより形成される
センスアンプ回路の出力は、PチャネルMOSトランジ
スタ25とNチャネルMOSトランジスタ27とのドレ
イン接続点Eから取出され、出力バッファ39を介して
出力信号112として出力される。
スタ24および25と、NチャネルMOSトランジスタ
26および27と、インバータ28とにより形成される
センスアンプ回路の出力は、PチャネルMOSトランジ
スタ25とNチャネルMOSトランジスタ27とのドレ
イン接続点Eから取出され、出力バッファ39を介して
出力信号112として出力される。
【0005】メモリ領域においては、ディジット線20
5〜208のそれぞれにメモリセル35〜38が接続さ
れており、各ディジット線と接続点CおよびDとの間に
接続されている第2Yセレクタを形成するNチャネルM
OSトランジスタ31〜34により、一つのディジット
線が選択される。また、接続点CおよびDと接続点Bと
の間には、第1Yセレクタを形成するNチャネルMOS
トランジスタ29および30が接続されており、ディジ
ット線205〜208には、それぞれに寄生容量40〜
43が介在している。また、図3において、VDDおよび
VREFは、それぞれ電源電圧および基準電圧を示してい
る。
5〜208のそれぞれにメモリセル35〜38が接続さ
れており、各ディジット線と接続点CおよびDとの間に
接続されている第2Yセレクタを形成するNチャネルM
OSトランジスタ31〜34により、一つのディジット
線が選択される。また、接続点CおよびDと接続点Bと
の間には、第1Yセレクタを形成するNチャネルMOS
トランジスタ29および30が接続されており、ディジ
ット線205〜208には、それぞれに寄生容量40〜
43が介在している。また、図3において、VDDおよび
VREFは、それぞれ電源電圧および基準電圧を示してい
る。
【0006】図3に示されるセンスアンプ回路において
は、センスアンプ回路の出力レベル(接続点Eのレベ
ル)は、PチャネルMOSトランジスタ25の相互コン
ダクタンスgm25 とNチャネルMOSトランジスタ27
の相互コンダクタンスgm27 の比により決定される。即
ち、gm25>gm27 の時には、センスアンプ回路の出力
レベルはハイレベルとなり、逆に、gm25 <gm27 の時
には、センスアンプ回路の出力レベルはロウレベルとな
る。
は、センスアンプ回路の出力レベル(接続点Eのレベ
ル)は、PチャネルMOSトランジスタ25の相互コン
ダクタンスgm25 とNチャネルMOSトランジスタ27
の相互コンダクタンスgm27 の比により決定される。即
ち、gm25>gm27 の時には、センスアンプ回路の出力
レベルはハイレベルとなり、逆に、gm25 <gm27 の時
には、センスアンプ回路の出力レベルはロウレベルとな
る。
【0007】図4(a)、(b)、(c)、(d)、
(e)、(f)および(g)は、図3に示される従来の
半導体メモリ装置において、前記第1Yセレクタのみを
切替えて、その時の切替えられた二つのメモリセルの記
憶情報が、共にしきい値電圧を高く保持されて、常にオ
フ状態のセル(以下、オフセルと云う)となる場合の動
作波形図である。図4より明らかなように、メモリセル
選択信号110および111がハイレベルに固定され、
またメモリセル選択信号109がロウレベルに固定され
て、メモリセル選択信号107がロウレベルからハイレ
ベルに切替えられ、またメモリセル選択信号108がハ
イレべルからロウレベルに切替えられた場合(第1Yセ
レクタのみが切替えられた場合に相当する)には、メモ
リセルの選択としては、メモリセル38からメモリセル
36に切替えられ、各接続点の動作は図4(f)に示さ
れるようになる。即ち、接続点Bのレベルがディジット
線206の寄生容量41を充電するために一瞬低下し、
ディジット線206の寄生容量41に対する充電が完了
した後に、安定したレベルに復帰する。そして、接続点
Aのレベルも、接続点Bのレベルに追随して、ディジッ
ト線206の寄生容量41の充電期間中には低下するた
めに、PチャネルMOSトランジスタ25の相互コンダ
クタンスgm25 の値が増大し、このため瞬間的にgm25
>gm27 となり、センスアンプ回路の出力(接続点Eの
レベル)は一時的にロウレベルから浮上する。しかしな
がら、その浮上するレベルは、VDD/2以下のレベルで
あるため、センスアンプ回路の次段の出力バッファ39
からの出力信号112(図4(g)参照)のレベルは、
一時的に浮上はするものの反転するレベルにまでは到達
することはない。
(e)、(f)および(g)は、図3に示される従来の
半導体メモリ装置において、前記第1Yセレクタのみを
切替えて、その時の切替えられた二つのメモリセルの記
憶情報が、共にしきい値電圧を高く保持されて、常にオ
フ状態のセル(以下、オフセルと云う)となる場合の動
作波形図である。図4より明らかなように、メモリセル
選択信号110および111がハイレベルに固定され、
またメモリセル選択信号109がロウレベルに固定され
て、メモリセル選択信号107がロウレベルからハイレ
ベルに切替えられ、またメモリセル選択信号108がハ
イレべルからロウレベルに切替えられた場合(第1Yセ
レクタのみが切替えられた場合に相当する)には、メモ
リセルの選択としては、メモリセル38からメモリセル
36に切替えられ、各接続点の動作は図4(f)に示さ
れるようになる。即ち、接続点Bのレベルがディジット
線206の寄生容量41を充電するために一瞬低下し、
ディジット線206の寄生容量41に対する充電が完了
した後に、安定したレベルに復帰する。そして、接続点
Aのレベルも、接続点Bのレベルに追随して、ディジッ
ト線206の寄生容量41の充電期間中には低下するた
めに、PチャネルMOSトランジスタ25の相互コンダ
クタンスgm25 の値が増大し、このため瞬間的にgm25
>gm27 となり、センスアンプ回路の出力(接続点Eの
レベル)は一時的にロウレベルから浮上する。しかしな
がら、その浮上するレベルは、VDD/2以下のレベルで
あるため、センスアンプ回路の次段の出力バッファ39
からの出力信号112(図4(g)参照)のレベルは、
一時的に浮上はするものの反転するレベルにまでは到達
することはない。
【0008】なお、上記の説明においては触れていない
が、前記第2Yセレクタのみの切替えの場合において
も、各接続点の動作は、前述の第1Yセレクタのみの切
替えの場合と同様である。
が、前記第2Yセレクタのみの切替えの場合において
も、各接続点の動作は、前述の第1Yセレクタのみの切
替えの場合と同様である。
【0009】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置においては、第1Yセレクタのみ、または第
2Yセレクタのみの、それぞれ単独にて切替えが行われ
る場合においては、出力レベルの反転という問題は起き
ないが、第1Yセレクタと第2Yセレクタを一緒に切替
えた場合には、実際には第1Yセレクタと第2Yセレク
タは同時には切替えられず、何れか一方のセレクタの切
替えに多少の遅延があるために、その遅延により、ディ
ジット線が切替えられる時には、一時的に選択すべきデ
ィジット線と異なるディジット線が選択されるという事
態が生ずる。
メモリ装置においては、第1Yセレクタのみ、または第
2Yセレクタのみの、それぞれ単独にて切替えが行われ
る場合においては、出力レベルの反転という問題は起き
ないが、第1Yセレクタと第2Yセレクタを一緒に切替
えた場合には、実際には第1Yセレクタと第2Yセレク
タは同時には切替えられず、何れか一方のセレクタの切
替えに多少の遅延があるために、その遅延により、ディ
ジット線が切替えられる時には、一時的に選択すべきデ
ィジット線と異なるディジット線が選択されるという事
態が生ずる。
【0010】図5(a)、(b)、(c)、(d)、
(e)、(f)および(g)に示されるのは、第1Yセ
レクタおよび第2Yセレクタを同時に切替えた場合の動
作を示す波形図であり、図5(a)、(b)、(c)お
よび(d)には、両Yセレクタの同時切替えに応じて、
メモリセル選択信号107および109がロウレベルか
らハイレベルに、そしてメモリセル選択信号108およ
び110がハイレベルからロウレベルに切替えられた場
合に、メモリセル選択信号107に対してメモリセル選
択信号109が遅れてレベル転移し、またメモリセル選
択信号108に対してメモリセル選択信号110が遅れ
てレベル転移する状況における各部の出力波形が示され
ている。
(e)、(f)および(g)に示されるのは、第1Yセ
レクタおよび第2Yセレクタを同時に切替えた場合の動
作を示す波形図であり、図5(a)、(b)、(c)お
よび(d)には、両Yセレクタの同時切替えに応じて、
メモリセル選択信号107および109がロウレベルか
らハイレベルに、そしてメモリセル選択信号108およ
び110がハイレベルからロウレベルに切替えられた場
合に、メモリセル選択信号107に対してメモリセル選
択信号109が遅れてレベル転移し、またメモリセル選
択信号108に対してメモリセル選択信号110が遅れ
てレベル転移する状況における各部の出力波形が示され
ている。
【0011】図5において、メモリセル選択信号107
および108が切替えられた後に、一瞬遅れてメモリセ
ル選択信号109および110が切替えられる場合に
は、選択される対象のメモリセル38がメモリセル35
に切替えられるまでの間において、一旦メモリセル36
が選択されることになる。従って、先ずメモリセル36
が選択されるために、ディジット線206の寄生容量4
1が充電され、接続点Bのレベルが一瞬ロウレベルに向
って低下する。続いて、ディジット線206の寄生容量
に対する充電が完了するかしないかの内に、メモリセル
35が選択されるために、更にディジット線205の寄
生容量40を充電することになり、接続点Bのレベルは
更に低下する。そして、ディジット線205の寄生容量
に対する充電が完了した後に、接続点Bのレベルは元の
安定したレベルに戻る。この場合においても、接続点A
のレベルは接続点Bのレベルに追随して変化し、ディジ
ット線206の寄生容量41およびディジット線205
の寄生容量40に対する充電期間中に、前述の第1Yセ
レクタのみの切替えの場合よりも更にレベルが低下し、
このために、センスアンプ回路の出力(接続点Eのレベ
ル)は、一時的にVDD/2のレベルを越える状態とな
る。このために、接続点Eの出力レベルに追随して、一
時的に出力信号112(図5(g)参照)が反転して、
所謂「出力データのひげ」と云われる誤データが発生さ
れる。
および108が切替えられた後に、一瞬遅れてメモリセ
ル選択信号109および110が切替えられる場合に
は、選択される対象のメモリセル38がメモリセル35
に切替えられるまでの間において、一旦メモリセル36
が選択されることになる。従って、先ずメモリセル36
が選択されるために、ディジット線206の寄生容量4
1が充電され、接続点Bのレベルが一瞬ロウレベルに向
って低下する。続いて、ディジット線206の寄生容量
に対する充電が完了するかしないかの内に、メモリセル
35が選択されるために、更にディジット線205の寄
生容量40を充電することになり、接続点Bのレベルは
更に低下する。そして、ディジット線205の寄生容量
に対する充電が完了した後に、接続点Bのレベルは元の
安定したレベルに戻る。この場合においても、接続点A
のレベルは接続点Bのレベルに追随して変化し、ディジ
ット線206の寄生容量41およびディジット線205
の寄生容量40に対する充電期間中に、前述の第1Yセ
レクタのみの切替えの場合よりも更にレベルが低下し、
このために、センスアンプ回路の出力(接続点Eのレベ
ル)は、一時的にVDD/2のレベルを越える状態とな
る。このために、接続点Eの出力レベルに追随して、一
時的に出力信号112(図5(g)参照)が反転して、
所謂「出力データのひげ」と云われる誤データが発生さ
れる。
【0012】即ち、第1Yセレクタと第2Yセレクタを
一緒に切替えた場合には、ディジット線が切替えられる
時に一時的に選択すべきディジット線と異なるディジッ
ト線が選択される事態が生じ、その結果として誤データ
が出力されるという欠点がある。
一緒に切替えた場合には、ディジット線が切替えられる
時に一時的に選択すべきディジット線と異なるディジッ
ト線が選択される事態が生じ、その結果として誤データ
が出力されるという欠点がある。
【0013】
【課題を解決するための手段】本発明の半導体メモリ装
置は、電流検知型のセンスアンプ回路を備え、所定のデ
ィジット線を選択する複数段により構成されるYセレク
タを備えた不揮発性半導体メモリにより形成される半導
体メモリ装置において、前記複数段により構成されるY
セレクタのみに対応する、特定アドレス信号の切替えに
伴なうアドレス変化を検出して、所定レベルのアドレス
検知信号を出力する手段と、前記アドレス検知信号を受
けて、前記センスアンプ回路の出力レベルを抑制するよ
うに制御調整するセンスアンプ出力制御手段と、を少な
くとも備えて構成される。
置は、電流検知型のセンスアンプ回路を備え、所定のデ
ィジット線を選択する複数段により構成されるYセレク
タを備えた不揮発性半導体メモリにより形成される半導
体メモリ装置において、前記複数段により構成されるY
セレクタのみに対応する、特定アドレス信号の切替えに
伴なうアドレス変化を検出して、所定レベルのアドレス
検知信号を出力する手段と、前記アドレス検知信号を受
けて、前記センスアンプ回路の出力レベルを抑制するよ
うに制御調整するセンスアンプ出力制御手段と、を少な
くとも備えて構成される。
【0014】なお、前記センスアンプ出力制御手段によ
る出力レベル制御調整作用は、直列接続されて前記セン
スアンプ回路の出力段を形成する2個のトランジスタの
相互コンダンクタンス比を制御調整することにより行わ
れてもよく、また前記センスアンプ回路の出力段は、ソ
ースが高電位側の電源に接続され、ドレインが出力端に
接続されて、ゲートに所定の入力信号が入力されるPチ
ャネルMOSトランジスタと、ドレインが前記出力端に
接続され、ソースが低電位側の電源に接続されて、ゲー
トに所定の基準電位が供給されるNチャネルMOSトラ
ンジスタと、により形成し、前記センスアンプ出力制御
手段は、ソースが前記高電位側の電源に接続され、ゲー
トに前記アドレス検知信号が入力される第1のPチャネ
ルMOSトランジスタと、ソースが前記第1のPチャネ
ルMOSトランジスタのドレインに接続され、ドレイン
が前記出力端に接続されて、ゲートに前記所定の入力信
号が入力される第2のPチャネルMOSトランジスタ
と、により形成してもよい。さらに、本発明の半導体メ
モリ装置は、半導体メモリ回路と、アドレス切替えに伴
なうアドレス変化を検出して所定の期間第1のレベルを
とるアドレス検知信号を出力し、その後アドレス検知信
号を第2のレベルとするアドレス変化検出回路と、入力
節点に半導体メモリ回路の出力信号を受け出力節点にデ
ータ信号を出力するセンスアンプ回路とを有する半導体
メモリ装置であって、センスアンプ回路は、アドレス検
知信号が第2のレベルのときは半導体メモリ回路の出力
信号のレベルに応じてデータ信号のレベルを可変し、ア
ドレス検知信号が第1のレベルのときは半導体メモリ回
路の出力信号のレベルにかかわらずデータ信号のレベル
を一定にする手段を備えるようにしてもよい。
る出力レベル制御調整作用は、直列接続されて前記セン
スアンプ回路の出力段を形成する2個のトランジスタの
相互コンダンクタンス比を制御調整することにより行わ
れてもよく、また前記センスアンプ回路の出力段は、ソ
ースが高電位側の電源に接続され、ドレインが出力端に
接続されて、ゲートに所定の入力信号が入力されるPチ
ャネルMOSトランジスタと、ドレインが前記出力端に
接続され、ソースが低電位側の電源に接続されて、ゲー
トに所定の基準電位が供給されるNチャネルMOSトラ
ンジスタと、により形成し、前記センスアンプ出力制御
手段は、ソースが前記高電位側の電源に接続され、ゲー
トに前記アドレス検知信号が入力される第1のPチャネ
ルMOSトランジスタと、ソースが前記第1のPチャネ
ルMOSトランジスタのドレインに接続され、ドレイン
が前記出力端に接続されて、ゲートに前記所定の入力信
号が入力される第2のPチャネルMOSトランジスタ
と、により形成してもよい。さらに、本発明の半導体メ
モリ装置は、半導体メモリ回路と、アドレス切替えに伴
なうアドレス変化を検出して所定の期間第1のレベルを
とるアドレス検知信号を出力し、その後アドレス検知信
号を第2のレベルとするアドレス変化検出回路と、入力
節点に半導体メモリ回路の出力信号を受け出力節点にデ
ータ信号を出力するセンスアンプ回路とを有する半導体
メモリ装置であって、センスアンプ回路は、アドレス検
知信号が第2のレベルのときは半導体メモリ回路の出力
信号のレベルに応じてデータ信号のレベルを可変し、ア
ドレス検知信号が第1のレベルのときは半導体メモリ回
路の出力信号のレベルにかかわらずデータ信号のレベル
を一定にする手段を備えるようにしてもよい。
【0015】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0016】図1は本発明の一実施例を示すブロック図
である。図1に示されるように、本実施例は、ディジッ
ト線201、202、203および204に対応して、
カレントミラー回路を形成するPチャネルMOSトラン
ジスタ1および2と、それぞれPチャネルMOSトラン
ジスタ1および2に対して直列に接続されるNチャネル
MOSトランジスタ3および4と、NチャネルMOSト
ランジスタ3のソース・ゲート間に接続される相補型イ
ンバータ5とにより形成されるセンスアンプ回路と、ア
ドレス変化の検出出力を受けて、前記センスアンプ回路
の出力レベルを制御するPチャネルMOSトランジスタ
16および17と、それぞれメモリセル選択信号10
1、102、103、104および105に対応するN
チャネルMOSトランジスタ6、7、8および10、9
および11、およびメモリセル12〜15と、アドレス
変化検知回路18と、出力バッファ19とを備えて構成
されている。
である。図1に示されるように、本実施例は、ディジッ
ト線201、202、203および204に対応して、
カレントミラー回路を形成するPチャネルMOSトラン
ジスタ1および2と、それぞれPチャネルMOSトラン
ジスタ1および2に対して直列に接続されるNチャネル
MOSトランジスタ3および4と、NチャネルMOSト
ランジスタ3のソース・ゲート間に接続される相補型イ
ンバータ5とにより形成されるセンスアンプ回路と、ア
ドレス変化の検出出力を受けて、前記センスアンプ回路
の出力レベルを制御するPチャネルMOSトランジスタ
16および17と、それぞれメモリセル選択信号10
1、102、103、104および105に対応するN
チャネルMOSトランジスタ6、7、8および10、9
および11、およびメモリセル12〜15と、アドレス
変化検知回路18と、出力バッファ19とを備えて構成
されている。
【0017】なお、図1において、20、21、22お
よび23として示されるのは、それぞれディジット線2
01、202、203および204の寄生容量である。
よび23として示されるのは、それぞれディジット線2
01、202、203および204の寄生容量である。
【0018】上記のセンスアンプ回路の出力は、Pチャ
ネルMOSトランジスタ2とNチャネルMOSトランジ
スタ4とのドレイン接続点Eから取出され、出力バッフ
ァ19をを介して出力信号106として出力される。ま
た、PチャネルMOSトランジスタ17は、Pチャネル
MOSトランジスタ16がオンしている状態において
は、PチャネルMOSトランジスタ2と並列接続されて
動作する形になり、センスアンプ回路の出力レベルはよ
りハイレベルとなるが、アドレス変化検知回路18にお
いてアドレスの変化が検出され、正方向に立上るパルス
信号が出力されると、PチャネルMOSトランジスタ1
6がオフするために、センスアンプ回路の出力レベルは
低下する。
ネルMOSトランジスタ2とNチャネルMOSトランジ
スタ4とのドレイン接続点Eから取出され、出力バッフ
ァ19をを介して出力信号106として出力される。ま
た、PチャネルMOSトランジスタ17は、Pチャネル
MOSトランジスタ16がオンしている状態において
は、PチャネルMOSトランジスタ2と並列接続されて
動作する形になり、センスアンプ回路の出力レベルはよ
りハイレベルとなるが、アドレス変化検知回路18にお
いてアドレスの変化が検出され、正方向に立上るパルス
信号が出力されると、PチャネルMOSトランジスタ1
6がオフするために、センスアンプ回路の出力レベルは
低下する。
【0019】メモリ領域においては、前述の従来例の場
合と同様に、ディジット線201〜204のそれぞれに
メモリセル12〜15が接続されており、各ディジット
線と接続点CおよびDとの間に接続されている第2Yセ
レクタを形成するNチャネルMOSトランジスタ8〜1
1により、一つのディジット線が選択される。また、接
続点CおよびDと接続点Bとの間には、第1Yセレクタ
を形成するNチャネルMOSトランジスタ6および7が
接続されており、ディジット線201〜204には、そ
れぞれに寄生容量20〜23が介在している。なお、こ
のメモリ領域における第1Yセレクタおよび第2Yセレ
クタの切替え動作については、前述の従来例の場合と同
様であり、その説明は省略する。
合と同様に、ディジット線201〜204のそれぞれに
メモリセル12〜15が接続されており、各ディジット
線と接続点CおよびDとの間に接続されている第2Yセ
レクタを形成するNチャネルMOSトランジスタ8〜1
1により、一つのディジット線が選択される。また、接
続点CおよびDと接続点Bとの間には、第1Yセレクタ
を形成するNチャネルMOSトランジスタ6および7が
接続されており、ディジット線201〜204には、そ
れぞれに寄生容量20〜23が介在している。なお、こ
のメモリ領域における第1Yセレクタおよび第2Yセレ
クタの切替え動作については、前述の従来例の場合と同
様であり、その説明は省略する。
【0020】また、図2(a)、(b)、(c)、
(d)、(e)、(f)、(g)および(h)は、第1
Yセレクタおよび第2Yセレクタを一緒に切替えて、そ
の時点において切替えられたメモリセルの情報が、共に
オフセルである場合の各メモリセル選択信号101、1
02、103、104および105と、各接続点におけ
るレベル状態とを示す動作波形図である。図2(a)、
(b)、(c)、(d)、(e)、(f)、(g)およ
び(h)に示されるように、アドレス変化検知回路18
の出力信号(接続点Fのレベル)は常時はロウレベルで
あるが、アドレスが変化した時には、所定の時間の間ハ
イレベルの信号として出力される(図2(f)を参
照)。また、本実施例におけるセンスアンプ回路におい
ては、PチャネルMOSトランジスタ2とPチャネルM
OSトランジスタ17の相互コンダクタンスの和gm2 ・
17と、NチャネルMOSトランジスタ4の相互コンダク
タンスgm4との比により、センスアンプ回路の出力レベ
ル(接続点Eのレベル)が決定されるが、上述したよう
に、PチャネルMOSトランジスタ16のオン・オフに
関連して、アドレス変化検知回路18の出力レベル(接
続点Fのレベル)がハイレベルの時間帯においては、P
チャネルMOSトランジスタ16はオフとなり、Pチャ
ネルMOSトランジスタ17には電源電圧VDDが供給さ
れない。従って、この時間帯におけるセンスアンプ回路
の出力は、PチャネルMOSトランジスタ2単独の相互
コダンダクタンスgm2と、NチャネルMOSトランジス
タ4の相互コンダクタンスgm4の比により決定される。
上述のPチャネルMOSトランジスタ2とPチャネルM
OSトランジスタ17の相互コンダクタンスの和gm2 ・
17と、NチャネルMOSトランジスタ4の相互コンダク
タンスgm4との間には、g m2.17>gm4という関係があ
り、従って、アドレス変化検知回路18の出力レベル
(接続点Fのレベル)がロウレベルの時間帯において
は、センスアンプ回路の出力レベル(接続点Eのレベ
ル)はハイレベルとなるが、逆に、アドレス変化検知回
路18の出力レベル(接続点Fのレベル)がハイレベル
の時間帯においては、センスアンプ回路の出力レベル
(接続点Eのレベル)はロウレベルとなる。
(d)、(e)、(f)、(g)および(h)は、第1
Yセレクタおよび第2Yセレクタを一緒に切替えて、そ
の時点において切替えられたメモリセルの情報が、共に
オフセルである場合の各メモリセル選択信号101、1
02、103、104および105と、各接続点におけ
るレベル状態とを示す動作波形図である。図2(a)、
(b)、(c)、(d)、(e)、(f)、(g)およ
び(h)に示されるように、アドレス変化検知回路18
の出力信号(接続点Fのレベル)は常時はロウレベルで
あるが、アドレスが変化した時には、所定の時間の間ハ
イレベルの信号として出力される(図2(f)を参
照)。また、本実施例におけるセンスアンプ回路におい
ては、PチャネルMOSトランジスタ2とPチャネルM
OSトランジスタ17の相互コンダクタンスの和gm2 ・
17と、NチャネルMOSトランジスタ4の相互コンダク
タンスgm4との比により、センスアンプ回路の出力レベ
ル(接続点Eのレベル)が決定されるが、上述したよう
に、PチャネルMOSトランジスタ16のオン・オフに
関連して、アドレス変化検知回路18の出力レベル(接
続点Fのレベル)がハイレベルの時間帯においては、P
チャネルMOSトランジスタ16はオフとなり、Pチャ
ネルMOSトランジスタ17には電源電圧VDDが供給さ
れない。従って、この時間帯におけるセンスアンプ回路
の出力は、PチャネルMOSトランジスタ2単独の相互
コダンダクタンスgm2と、NチャネルMOSトランジス
タ4の相互コンダクタンスgm4の比により決定される。
上述のPチャネルMOSトランジスタ2とPチャネルM
OSトランジスタ17の相互コンダクタンスの和gm2 ・
17と、NチャネルMOSトランジスタ4の相互コンダク
タンスgm4との間には、g m2.17>gm4という関係があ
り、従って、アドレス変化検知回路18の出力レベル
(接続点Fのレベル)がロウレベルの時間帯において
は、センスアンプ回路の出力レベル(接続点Eのレベ
ル)はハイレベルとなるが、逆に、アドレス変化検知回
路18の出力レベル(接続点Fのレベル)がハイレベル
の時間帯においては、センスアンプ回路の出力レベル
(接続点Eのレベル)はロウレベルとなる。
【0021】この場合においては、図2(g)に示され
るように、そのレベルとしてはVDD/2の電位を越える
ことはない。これにより、アドレスの切替え時に、仮に
誤ったメモリセルが一時的に選択されることがあって
も、センスアンプ回路の出力レベルがVDD/2を越える
ことがなく、出力信号106にレベル反転が生じる事態
が回避されて、誤りデータの出力が抑制される。
るように、そのレベルとしてはVDD/2の電位を越える
ことはない。これにより、アドレスの切替え時に、仮に
誤ったメモリセルが一時的に選択されることがあって
も、センスアンプ回路の出力レベルがVDD/2を越える
ことがなく、出力信号106にレベル反転が生じる事態
が回避されて、誤りデータの出力が抑制される。
【発明の効果】以上説明したように、本発明は、電源と
センスアンプ回路の出力点との間に、アドレスの変化に
対応する一定時間の間オフ状態に設定されるトランジス
タを設け、アドレス切替え時に当該センスアンプ回路の
出力レベルを低減させることにより、メモリセルの誤選
択が発生する事態においても、誤りデータの出力を抑制
することができるという効果がある。
センスアンプ回路の出力点との間に、アドレスの変化に
対応する一定時間の間オフ状態に設定されるトランジス
タを設け、アドレス切替え時に当該センスアンプ回路の
出力レベルを低減させることにより、メモリセルの誤選
択が発生する事態においても、誤りデータの出力を抑制
することができるという効果がある。
【図1】本発明の一実施例を示す回路図である。
【図2】本実施例における動作波形図である。
【図3】従来例を示す回路図である。
【図4】従来例における動作波形図である。
【図5】従来例における動作波形図である。
1、2、16、17、24、25 PチャネルMOS
トランジスタ 3、4、6〜11、26、27、29〜34 Nチャ
ネルMOSトランジスタ 5、28 相補型インバータ 12〜15、35〜38 メモリセル 20〜23、40〜43 寄生容量
トランジスタ 3、4、6〜11、26、27、29〜34 Nチャ
ネルMOSトランジスタ 5、28 相補型インバータ 12〜15、35〜38 メモリセル 20〜23、40〜43 寄生容量
Claims (3)
- 【請求項1】 半導体メモリ回路と、アドレス切替えに
伴なうアドレス変化を検出して所定の期間第1のレベル
をとるアドレス検知信号を出力し、その後前記アドレス
検知信号を第2のレベルとするアドレス変化検出回路
と、入力節点に前記半導体メモリ回路の出力信号を受け
出力節点にデータ信号を出力するセンスアンプ回路とを
有する半導体メモリ装置であって、 前記センスアンプ回路は、前記アドレス検知信号が前記
第2のレベルのときは前記半導体メモリ回路の出力信号
のレベルに応じて前記データ信号のレベルを可変し、前
記アドレス検知信号が前記第1のレベルのときは前記半
導体メモリ回路の出力信号のレベルにかかわらず前記デ
ータ信号のレベルを一定にする手段を備える ことを特徴
とする半導体メモリ装置。 - 【請求項2】 電流検知型のセンスアンプ回路と、不揮
発性半導体メモリと、アドレス切替えに伴なうアドレス
変化を検出して所定レベルのアドレス検知信号を出力す
る手段と、前記アドレス検知信号を受けて前記センスア
ンプ回路の出力レベルを抑制するように制御調整するセ
ンスアンプ出力制御手段とを備え、前記センスアンプ出
力制御手段による出力レベル制御調整作用が、直列接続
されて前記センスアンプ回路の出力段を形成する2個の
トランジスタの相互コンダンクタンス比を制御調整する
ことにより行われることを特徴とする半導体メモリ装
置。 - 【請求項3】 前記センスアンプ回路の出力段が、 ソースが高電位側の電源に接続され、ドレインが出力端
に接続されて、ゲートに所定の入力信号が入力されるP
チャネルMOSトランジスタと、 ドレインが前記出力端に接続され、ソースが低電位側の
電源に接続されて、ゲートに所定の基準電位が供給され
るNチャネルMOSトランジスタと、 により形成され、 前記センスアンプ出力制御手段が、 ソースが前記高電位側の電源に接続され、ゲートに前記
アドレス検知信号が入力される第1のPチャネルMOS
トランジスタと、 ソースが前記第1のPチャネルMOSトランジスタのド
レインに接続され、ドレインが前記出力端に接続され
て、ゲートに前記所定の入力信号が入力される第2のP
チャネルMOSトランジスタと、 により形成される請求項2記載の半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3217725A JP2845645B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3217725A JP2845645B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0554681A JPH0554681A (ja) | 1993-03-05 |
JP2845645B2 true JP2845645B2 (ja) | 1999-01-13 |
Family
ID=16708766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3217725A Expired - Lifetime JP2845645B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2845645B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3393524B2 (ja) * | 1997-03-04 | 2003-04-07 | 株式会社村田製作所 | Ntcサーミスタ素子 |
JP3762558B2 (ja) | 1998-12-28 | 2006-04-05 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0334197A (ja) * | 1989-06-28 | 1991-02-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1991
- 1991-08-29 JP JP3217725A patent/JP2845645B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0554681A (ja) | 1993-03-05 |
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