JP2845645B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2845645B2 JP2845645B2 JP3217725A JP21772591A JP2845645B2 JP 2845645 B2 JP2845645 B2 JP 2845645B2 JP 3217725 A JP3217725 A JP 3217725A JP 21772591 A JP21772591 A JP 21772591A JP 2845645 B2 JP2845645 B2 JP 2845645B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に不揮発性メモリを含む半導体メモリ装置に関す
る。
し、特に不揮発性メモリを含む半導体メモリ装置に関す
る。
【０００２】
【従来の技術】一般に、不揮発性メモリを含む半導体メ
モリ装置においては、メモリセルに流れる微小電流の有
無を感知して、電気的にハイレベルまたはロウレベルの
信号を出力する電流検知型のセンスアンプ回路が用いら
れている。
モリ装置においては、メモリセルに流れる微小電流の有
無を感知して、電気的にハイレベルまたはロウレベルの
信号を出力する電流検知型のセンスアンプ回路が用いら
れている。
【０００３】図３は、従来の電流検知型のセンスアンプ
回路を含む半導体メモリ装置を示す回路図である。図３
に示されるように、従来の半導体メモリ装置は、ディジ
ット線２０５、２０６、２０７および２０８に対応し
て、カレントミラー回路を形成するＰチャネルＭＯＳト
ランジスタ２４および２５と、それぞれＰチャネルＭＯ
Ｓトランジスタ２４および２５に対して直列に接続され
るＮチャネルＭＯＳトランジスタ２６および２７と、Ｎ
チャネルＭＯＳトランジスタ２６のソース・ゲート間に
接続される相補型インバータ２８とにより形成されるセ
ンスアンプ回路と、それぞれメモリセル選択信号１０
７、１０８、１０９、１１０および１１１に対応するＮ
チャネルＭＯＳトランジスタ２９、３０、３１および３
３、３２および３４、およびメモリセル３５〜３８と、
出力バッファ３９とを備えて構成されている。なお、図
３において、４０、４１、４２および４３として示され
るのは、それぞれディジット線２０５、２０６、２０７
および２０８の寄生容量である。
回路を含む半導体メモリ装置を示す回路図である。図３
に示されるように、従来の半導体メモリ装置は、ディジ
ット線２０５、２０６、２０７および２０８に対応し
て、カレントミラー回路を形成するＰチャネルＭＯＳト
ランジスタ２４および２５と、それぞれＰチャネルＭＯ
Ｓトランジスタ２４および２５に対して直列に接続され
るＮチャネルＭＯＳトランジスタ２６および２７と、Ｎ
チャネルＭＯＳトランジスタ２６のソース・ゲート間に
接続される相補型インバータ２８とにより形成されるセ
ンスアンプ回路と、それぞれメモリセル選択信号１０
７、１０８、１０９、１１０および１１１に対応するＮ
チャネルＭＯＳトランジスタ２９、３０、３１および３
３、３２および３４、およびメモリセル３５〜３８と、
出力バッファ３９とを備えて構成されている。なお、図
３において、４０、４１、４２および４３として示され
るのは、それぞれディジット線２０５、２０６、２０７
および２０８の寄生容量である。
【０００４】図３において、ＰチャネルＭＯＳトランジ
スタ２４および２５と、ＮチャネルＭＯＳトランジスタ
２６および２７と、インバータ２８とにより形成される
センスアンプ回路の出力は、ＰチャネルＭＯＳトランジ
スタ２５とＮチャネルＭＯＳトランジスタ２７とのドレ
イン接続点Ｅから取出され、出力バッファ３９を介して
出力信号１１２として出力される。
スタ２４および２５と、ＮチャネルＭＯＳトランジスタ
２６および２７と、インバータ２８とにより形成される
センスアンプ回路の出力は、ＰチャネルＭＯＳトランジ
スタ２５とＮチャネルＭＯＳトランジスタ２７とのドレ
イン接続点Ｅから取出され、出力バッファ３９を介して
出力信号１１２として出力される。
【０００５】メモリ領域においては、ディジット線２０
５〜２０８のそれぞれにメモリセル３５〜３８が接続さ
れており、各ディジット線と接続点ＣおよびＤとの間に
接続されている第２Ｙセレクタを形成するＮチャネルＭ
ＯＳトランジスタ３１〜３４により、一つのディジット
線が選択される。また、接続点ＣおよびＤと接続点Ｂと
の間には、第１Ｙセレクタを形成するＮチャネルＭＯＳ
トランジスタ２９および３０が接続されており、ディジ
ット線２０５〜２０８には、それぞれに寄生容量４０〜
４３が介在している。また、図３において、ＶDDおよび
ＶREFは、それぞれ電源電圧および基準電圧を示してい
る。
５〜２０８のそれぞれにメモリセル３５〜３８が接続さ
れており、各ディジット線と接続点ＣおよびＤとの間に
接続されている第２Ｙセレクタを形成するＮチャネルＭ
ＯＳトランジスタ３１〜３４により、一つのディジット
線が選択される。また、接続点ＣおよびＤと接続点Ｂと
の間には、第１Ｙセレクタを形成するＮチャネルＭＯＳ
トランジスタ２９および３０が接続されており、ディジ
ット線２０５〜２０８には、それぞれに寄生容量４０〜
４３が介在している。また、図３において、ＶDDおよび
ＶREFは、それぞれ電源電圧および基準電圧を示してい
る。
【０００６】図３に示されるセンスアンプ回路において
は、センスアンプ回路の出力レベル（接続点Ｅのレベ
ル）は、ＰチャネルＭＯＳトランジスタ２５の相互コン
ダクタンスｇm25 とＮチャネルＭＯＳトランジスタ２７
の相互コンダクタンスｇm27 の比により決定される。即
ち、ｇm25＞ｇm27 の時には、センスアンプ回路の出力
レベルはハイレベルとなり、逆に、ｇm25 ＜ｇm27 の時
には、センスアンプ回路の出力レベルはロウレベルとな
る。
は、センスアンプ回路の出力レベル（接続点Ｅのレベ
ル）は、ＰチャネルＭＯＳトランジスタ２５の相互コン
ダクタンスｇm25 とＮチャネルＭＯＳトランジスタ２７
の相互コンダクタンスｇm27 の比により決定される。即
ち、ｇm25＞ｇm27 の時には、センスアンプ回路の出力
レベルはハイレベルとなり、逆に、ｇm25 ＜ｇm27 の時
には、センスアンプ回路の出力レベルはロウレベルとな
る。
【０００７】図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、図３に示される従来の
半導体メモリ装置において、前記第１Ｙセレクタのみを
切替えて、その時の切替えられた二つのメモリセルの記
憶情報が、共にしきい値電圧を高く保持されて、常にオ
フ状態のセル（以下、オフセルと云う）となる場合の動
作波形図である。図４より明らかなように、メモリセル
選択信号１１０および１１１がハイレベルに固定され、
またメモリセル選択信号１０９がロウレベルに固定され
て、メモリセル選択信号１０７がロウレベルからハイレ
ベルに切替えられ、またメモリセル選択信号１０８がハ
イレべルからロウレベルに切替えられた場合（第１Ｙセ
レクタのみが切替えられた場合に相当する）には、メモ
リセルの選択としては、メモリセル３８からメモリセル
３６に切替えられ、各接続点の動作は図４（ｆ）に示さ
れるようになる。即ち、接続点Ｂのレベルがディジット
線２０６の寄生容量４１を充電するために一瞬低下し、
ディジット線２０６の寄生容量４１に対する充電が完了
した後に、安定したレベルに復帰する。そして、接続点
Ａのレベルも、接続点Ｂのレベルに追随して、ディジッ
ト線２０６の寄生容量４１の充電期間中には低下するた
めに、ＰチャネルＭＯＳトランジスタ２５の相互コンダ
クタンスｇm25 の値が増大し、このため瞬間的にｇm25
＞ｇm27 となり、センスアンプ回路の出力（接続点Ｅの
レベル）は一時的にロウレベルから浮上する。しかしな
がら、その浮上するレベルは、ＶDD／２以下のレベルで
あるため、センスアンプ回路の次段の出力バッファ３９
からの出力信号１１２（図４（ｇ）参照）のレベルは、
一時的に浮上はするものの反転するレベルにまでは到達
することはない。
（ｅ）、（ｆ）および（ｇ）は、図３に示される従来の
半導体メモリ装置において、前記第１Ｙセレクタのみを
切替えて、その時の切替えられた二つのメモリセルの記
憶情報が、共にしきい値電圧を高く保持されて、常にオ
フ状態のセル（以下、オフセルと云う）となる場合の動
作波形図である。図４より明らかなように、メモリセル
選択信号１１０および１１１がハイレベルに固定され、
またメモリセル選択信号１０９がロウレベルに固定され
て、メモリセル選択信号１０７がロウレベルからハイレ
ベルに切替えられ、またメモリセル選択信号１０８がハ
イレべルからロウレベルに切替えられた場合（第１Ｙセ
レクタのみが切替えられた場合に相当する）には、メモ
リセルの選択としては、メモリセル３８からメモリセル
３６に切替えられ、各接続点の動作は図４（ｆ）に示さ
れるようになる。即ち、接続点Ｂのレベルがディジット
線２０６の寄生容量４１を充電するために一瞬低下し、
ディジット線２０６の寄生容量４１に対する充電が完了
した後に、安定したレベルに復帰する。そして、接続点
Ａのレベルも、接続点Ｂのレベルに追随して、ディジッ
ト線２０６の寄生容量４１の充電期間中には低下するた
めに、ＰチャネルＭＯＳトランジスタ２５の相互コンダ
クタンスｇm25 の値が増大し、このため瞬間的にｇm25
＞ｇm27 となり、センスアンプ回路の出力（接続点Ｅの
レベル）は一時的にロウレベルから浮上する。しかしな
がら、その浮上するレベルは、ＶDD／２以下のレベルで
あるため、センスアンプ回路の次段の出力バッファ３９
からの出力信号１１２（図４（ｇ）参照）のレベルは、
一時的に浮上はするものの反転するレベルにまでは到達
することはない。
【０００８】なお、上記の説明においては触れていない
が、前記第２Ｙセレクタのみの切替えの場合において
も、各接続点の動作は、前述の第１Ｙセレクタのみの切
替えの場合と同様である。
が、前記第２Ｙセレクタのみの切替えの場合において
も、各接続点の動作は、前述の第１Ｙセレクタのみの切
替えの場合と同様である。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置においては、第１Ｙセレクタのみ、または第
２Ｙセレクタのみの、それぞれ単独にて切替えが行われ
る場合においては、出力レベルの反転という問題は起き
ないが、第１Ｙセレクタと第２Ｙセレクタを一緒に切替
えた場合には、実際には第１Ｙセレクタと第２Ｙセレク
タは同時には切替えられず、何れか一方のセレクタの切
替えに多少の遅延があるために、その遅延により、ディ
ジット線が切替えられる時には、一時的に選択すべきデ
ィジット線と異なるディジット線が選択されるという事
態が生ずる。
メモリ装置においては、第１Ｙセレクタのみ、または第
２Ｙセレクタのみの、それぞれ単独にて切替えが行われ
る場合においては、出力レベルの反転という問題は起き
ないが、第１Ｙセレクタと第２Ｙセレクタを一緒に切替
えた場合には、実際には第１Ｙセレクタと第２Ｙセレク
タは同時には切替えられず、何れか一方のセレクタの切
替えに多少の遅延があるために、その遅延により、ディ
ジット線が切替えられる時には、一時的に選択すべきデ
ィジット線と異なるディジット線が選択されるという事
態が生ずる。
【００１０】図５（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）に示されるのは、第１Ｙセ
レクタおよび第２Ｙセレクタを同時に切替えた場合の動
作を示す波形図であり、図５（ａ）、（ｂ）、（ｃ）お
よび（ｄ）には、両Ｙセレクタの同時切替えに応じて、
メモリセル選択信号１０７および１０９がロウレベルか
らハイレベルに、そしてメモリセル選択信号１０８およ
び１１０がハイレベルからロウレベルに切替えられた場
合に、メモリセル選択信号１０７に対してメモリセル選
択信号１０９が遅れてレベル転移し、またメモリセル選
択信号１０８に対してメモリセル選択信号１１０が遅れ
てレベル転移する状況における各部の出力波形が示され
ている。
（ｅ）、（ｆ）および（ｇ）に示されるのは、第１Ｙセ
レクタおよび第２Ｙセレクタを同時に切替えた場合の動
作を示す波形図であり、図５（ａ）、（ｂ）、（ｃ）お
よび（ｄ）には、両Ｙセレクタの同時切替えに応じて、
メモリセル選択信号１０７および１０９がロウレベルか
らハイレベルに、そしてメモリセル選択信号１０８およ
び１１０がハイレベルからロウレベルに切替えられた場
合に、メモリセル選択信号１０７に対してメモリセル選
択信号１０９が遅れてレベル転移し、またメモリセル選
択信号１０８に対してメモリセル選択信号１１０が遅れ
てレベル転移する状況における各部の出力波形が示され
ている。
【００１１】図５において、メモリセル選択信号１０７
および１０８が切替えられた後に、一瞬遅れてメモリセ
ル選択信号１０９および１１０が切替えられる場合に
は、選択される対象のメモリセル３８がメモリセル３５
に切替えられるまでの間において、一旦メモリセル３６
が選択されることになる。従って、先ずメモリセル３６
が選択されるために、ディジット線２０６の寄生容量４
１が充電され、接続点Ｂのレベルが一瞬ロウレベルに向
って低下する。続いて、ディジット線２０６の寄生容量
に対する充電が完了するかしないかの内に、メモリセル
３５が選択されるために、更にディジット線２０５の寄
生容量４０を充電することになり、接続点Ｂのレベルは
更に低下する。そして、ディジット線２０５の寄生容量
に対する充電が完了した後に、接続点Ｂのレベルは元の
安定したレベルに戻る。この場合においても、接続点Ａ
のレベルは接続点Ｂのレベルに追随して変化し、ディジ
ット線２０６の寄生容量４１およびディジット線２０５
の寄生容量４０に対する充電期間中に、前述の第１Ｙセ
レクタのみの切替えの場合よりも更にレベルが低下し、
このために、センスアンプ回路の出力（接続点Ｅのレベ
ル）は、一時的にＶDD／２のレベルを越える状態とな
る。このために、接続点Ｅの出力レベルに追随して、一
時的に出力信号１１２（図５（ｇ）参照）が反転して、
所謂「出力データのひげ」と云われる誤データが発生さ
れる。
および１０８が切替えられた後に、一瞬遅れてメモリセ
ル選択信号１０９および１１０が切替えられる場合に
は、選択される対象のメモリセル３８がメモリセル３５
に切替えられるまでの間において、一旦メモリセル３６
が選択されることになる。従って、先ずメモリセル３６
が選択されるために、ディジット線２０６の寄生容量４
１が充電され、接続点Ｂのレベルが一瞬ロウレベルに向
って低下する。続いて、ディジット線２０６の寄生容量
に対する充電が完了するかしないかの内に、メモリセル
３５が選択されるために、更にディジット線２０５の寄
生容量４０を充電することになり、接続点Ｂのレベルは
更に低下する。そして、ディジット線２０５の寄生容量
に対する充電が完了した後に、接続点Ｂのレベルは元の
安定したレベルに戻る。この場合においても、接続点Ａ
のレベルは接続点Ｂのレベルに追随して変化し、ディジ
ット線２０６の寄生容量４１およびディジット線２０５
の寄生容量４０に対する充電期間中に、前述の第１Ｙセ
レクタのみの切替えの場合よりも更にレベルが低下し、
このために、センスアンプ回路の出力（接続点Ｅのレベ
ル）は、一時的にＶDD／２のレベルを越える状態とな
る。このために、接続点Ｅの出力レベルに追随して、一
時的に出力信号１１２（図５（ｇ）参照）が反転して、
所謂「出力データのひげ」と云われる誤データが発生さ
れる。
【００１２】即ち、第１Ｙセレクタと第２Ｙセレクタを
一緒に切替えた場合には、ディジット線が切替えられる
時に一時的に選択すべきディジット線と異なるディジッ
ト線が選択される事態が生じ、その結果として誤データ
が出力されるという欠点がある。
一緒に切替えた場合には、ディジット線が切替えられる
時に一時的に選択すべきディジット線と異なるディジッ
ト線が選択される事態が生じ、その結果として誤データ
が出力されるという欠点がある。
【００１３】
【課題を解決するための手段】本発明の半導体メモリ装
置は、電流検知型のセンスアンプ回路を備え、所定のデ
ィジット線を選択する複数段により構成されるＹセレク
タを備えた不揮発性半導体メモリにより形成される半導
体メモリ装置において、前記複数段により構成されるＹ
セレクタのみに対応する、特定アドレス信号の切替えに
伴なうアドレス変化を検出して、所定レベルのアドレス
検知信号を出力する手段と、前記アドレス検知信号を受
けて、前記センスアンプ回路の出力レベルを抑制するよ
うに制御調整するセンスアンプ出力制御手段と、を少な
くとも備えて構成される。
置は、電流検知型のセンスアンプ回路を備え、所定のデ
ィジット線を選択する複数段により構成されるＹセレク
タを備えた不揮発性半導体メモリにより形成される半導
体メモリ装置において、前記複数段により構成されるＹ
セレクタのみに対応する、特定アドレス信号の切替えに
伴なうアドレス変化を検出して、所定レベルのアドレス
検知信号を出力する手段と、前記アドレス検知信号を受
けて、前記センスアンプ回路の出力レベルを抑制するよ
うに制御調整するセンスアンプ出力制御手段と、を少な
くとも備えて構成される。
【００１４】なお、前記センスアンプ出力制御手段によ
る出力レベル制御調整作用は、直列接続されて前記セン
スアンプ回路の出力段を形成する２個のトランジスタの
相互コンダンクタンス比を制御調整することにより行わ
れてもよく、また前記センスアンプ回路の出力段は、ソ
ースが高電位側の電源に接続され、ドレインが出力端に
接続されて、ゲートに所定の入力信号が入力されるＰチ
ャネルＭＯＳトランジスタと、ドレインが前記出力端に
接続され、ソースが低電位側の電源に接続されて、ゲー
トに所定の基準電位が供給されるＮチャネルＭＯＳトラ
ンジスタと、により形成し、前記センスアンプ出力制御
手段は、ソースが前記高電位側の電源に接続され、ゲー
トに前記アドレス検知信号が入力される第１のＰチャネ
ルＭＯＳトランジスタと、ソースが前記第１のＰチャネ
ルＭＯＳトランジスタのドレインに接続され、ドレイン
が前記出力端に接続されて、ゲートに前記所定の入力信
号が入力される第２のＰチャネルＭＯＳトランジスタ
と、により形成してもよい。さらに、本発明の半導体メ
モリ装置は、半導体メモリ回路と、アドレス切替えに伴
なうアドレス変化を検出して所定の期間第１のレベルを
とるアドレス検知信号を出力し、その後アドレス検知信
号を第２のレベルとするアドレス変化検出回路と、入力
節点に半導体メモリ回路の出力信号を受け出力節点にデ
ータ信号を出力するセンスアンプ回路とを有する半導体
メモリ装置であって、センスアンプ回路は、アドレス検
知信号が第２のレベルのときは半導体メモリ回路の出力
信号のレベルに応じてデータ信号のレベルを可変し、ア
ドレス検知信号が第１のレベルのときは半導体メモリ回
路の出力信号のレベルにかかわらずデータ信号のレベル
を一定にする手段を備えるようにしてもよい。
る出力レベル制御調整作用は、直列接続されて前記セン
スアンプ回路の出力段を形成する２個のトランジスタの
相互コンダンクタンス比を制御調整することにより行わ
れてもよく、また前記センスアンプ回路の出力段は、ソ
ースが高電位側の電源に接続され、ドレインが出力端に
接続されて、ゲートに所定の入力信号が入力されるＰチ
ャネルＭＯＳトランジスタと、ドレインが前記出力端に
接続され、ソースが低電位側の電源に接続されて、ゲー
トに所定の基準電位が供給されるＮチャネルＭＯＳトラ
ンジスタと、により形成し、前記センスアンプ出力制御
手段は、ソースが前記高電位側の電源に接続され、ゲー
トに前記アドレス検知信号が入力される第１のＰチャネ
ルＭＯＳトランジスタと、ソースが前記第１のＰチャネ
ルＭＯＳトランジスタのドレインに接続され、ドレイン
が前記出力端に接続されて、ゲートに前記所定の入力信
号が入力される第２のＰチャネルＭＯＳトランジスタ
と、により形成してもよい。さらに、本発明の半導体メ
モリ装置は、半導体メモリ回路と、アドレス切替えに伴
なうアドレス変化を検出して所定の期間第１のレベルを
とるアドレス検知信号を出力し、その後アドレス検知信
号を第２のレベルとするアドレス変化検出回路と、入力
節点に半導体メモリ回路の出力信号を受け出力節点にデ
ータ信号を出力するセンスアンプ回路とを有する半導体
メモリ装置であって、センスアンプ回路は、アドレス検
知信号が第２のレベルのときは半導体メモリ回路の出力
信号のレベルに応じてデータ信号のレベルを可変し、ア
ドレス検知信号が第１のレベルのときは半導体メモリ回
路の出力信号のレベルにかかわらずデータ信号のレベル
を一定にする手段を備えるようにしてもよい。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ディジッ
ト線２０１、２０２、２０３および２０４に対応して、
カレントミラー回路を形成するＰチャネルＭＯＳトラン
ジスタ１および２と、それぞれＰチャネルＭＯＳトラン
ジスタ１および２に対して直列に接続されるＮチャネル
ＭＯＳトランジスタ３および４と、ＮチャネルＭＯＳト
ランジスタ３のソース・ゲート間に接続される相補型イ
ンバータ５とにより形成されるセンスアンプ回路と、ア
ドレス変化の検出出力を受けて、前記センスアンプ回路
の出力レベルを制御するＰチャネルＭＯＳトランジスタ
１６および１７と、それぞれメモリセル選択信号１０
１、１０２、１０３、１０４および１０５に対応するＮ
チャネルＭＯＳトランジスタ６、７、８および１０、９
および１１、およびメモリセル１２〜１５と、アドレス
変化検知回路１８と、出力バッファ１９とを備えて構成
されている。
である。図１に示されるように、本実施例は、ディジッ
ト線２０１、２０２、２０３および２０４に対応して、
カレントミラー回路を形成するＰチャネルＭＯＳトラン
ジスタ１および２と、それぞれＰチャネルＭＯＳトラン
ジスタ１および２に対して直列に接続されるＮチャネル
ＭＯＳトランジスタ３および４と、ＮチャネルＭＯＳト
ランジスタ３のソース・ゲート間に接続される相補型イ
ンバータ５とにより形成されるセンスアンプ回路と、ア
ドレス変化の検出出力を受けて、前記センスアンプ回路
の出力レベルを制御するＰチャネルＭＯＳトランジスタ
１６および１７と、それぞれメモリセル選択信号１０
１、１０２、１０３、１０４および１０５に対応するＮ
チャネルＭＯＳトランジスタ６、７、８および１０、９
および１１、およびメモリセル１２〜１５と、アドレス
変化検知回路１８と、出力バッファ１９とを備えて構成
されている。
【００１７】なお、図１において、２０、２１、２２お
よび２３として示されるのは、それぞれディジット線２
０１、２０２、２０３および２０４の寄生容量である。
よび２３として示されるのは、それぞれディジット線２
０１、２０２、２０３および２０４の寄生容量である。
【００１８】上記のセンスアンプ回路の出力は、Ｐチャ
ネルＭＯＳトランジスタ２とＮチャネルＭＯＳトランジ
スタ４とのドレイン接続点Ｅから取出され、出力バッフ
ァ１９をを介して出力信号１０６として出力される。ま
た、ＰチャネルＭＯＳトランジスタ１７は、Ｐチャネル
ＭＯＳトランジスタ１６がオンしている状態において
は、ＰチャネルＭＯＳトランジスタ２と並列接続されて
動作する形になり、センスアンプ回路の出力レベルはよ
りハイレベルとなるが、アドレス変化検知回路１８にお
いてアドレスの変化が検出され、正方向に立上るパルス
信号が出力されると、ＰチャネルＭＯＳトランジスタ１
６がオフするために、センスアンプ回路の出力レベルは
低下する。
ネルＭＯＳトランジスタ２とＮチャネルＭＯＳトランジ
スタ４とのドレイン接続点Ｅから取出され、出力バッフ
ァ１９をを介して出力信号１０６として出力される。ま
た、ＰチャネルＭＯＳトランジスタ１７は、Ｐチャネル
ＭＯＳトランジスタ１６がオンしている状態において
は、ＰチャネルＭＯＳトランジスタ２と並列接続されて
動作する形になり、センスアンプ回路の出力レベルはよ
りハイレベルとなるが、アドレス変化検知回路１８にお
いてアドレスの変化が検出され、正方向に立上るパルス
信号が出力されると、ＰチャネルＭＯＳトランジスタ１
６がオフするために、センスアンプ回路の出力レベルは
低下する。
【００１９】メモリ領域においては、前述の従来例の場
合と同様に、ディジット線２０１〜２０４のそれぞれに
メモリセル１２〜１５が接続されており、各ディジット
線と接続点ＣおよびＤとの間に接続されている第２Ｙセ
レクタを形成するＮチャネルＭＯＳトランジスタ８〜１
１により、一つのディジット線が選択される。また、接
続点ＣおよびＤと接続点Ｂとの間には、第１Ｙセレクタ
を形成するＮチャネルＭＯＳトランジスタ６および７が
接続されており、ディジット線２０１〜２０４には、そ
れぞれに寄生容量２０〜２３が介在している。なお、こ
のメモリ領域における第１Ｙセレクタおよび第２Ｙセレ
クタの切替え動作については、前述の従来例の場合と同
様であり、その説明は省略する。
合と同様に、ディジット線２０１〜２０４のそれぞれに
メモリセル１２〜１５が接続されており、各ディジット
線と接続点ＣおよびＤとの間に接続されている第２Ｙセ
レクタを形成するＮチャネルＭＯＳトランジスタ８〜１
１により、一つのディジット線が選択される。また、接
続点ＣおよびＤと接続点Ｂとの間には、第１Ｙセレクタ
を形成するＮチャネルＭＯＳトランジスタ６および７が
接続されており、ディジット線２０１〜２０４には、そ
れぞれに寄生容量２０〜２３が介在している。なお、こ
のメモリ領域における第１Ｙセレクタおよび第２Ｙセレ
クタの切替え動作については、前述の従来例の場合と同
様であり、その説明は省略する。
【００２０】また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）は、第１
Ｙセレクタおよび第２Ｙセレクタを一緒に切替えて、そ
の時点において切替えられたメモリセルの情報が、共に
オフセルである場合の各メモリセル選択信号１０１、１
０２、１０３、１０４および１０５と、各接続点におけ
るレベル状態とを示す動作波形図である。図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）およ
び（ｈ）に示されるように、アドレス変化検知回路１８
の出力信号（接続点Ｆのレベル）は常時はロウレベルで
あるが、アドレスが変化した時には、所定の時間の間ハ
イレベルの信号として出力される（図２（ｆ）を参
照）。また、本実施例におけるセンスアンプ回路におい
ては、ＰチャネルＭＯＳトランジスタ２とＰチャネルＭ
ＯＳトランジスタ１７の相互コンダクタンスの和ｇm2 ・
17と、ＮチャネルＭＯＳトランジスタ４の相互コンダク
タンスｇm4との比により、センスアンプ回路の出力レベ
ル（接続点Ｅのレベル）が決定されるが、上述したよう
に、ＰチャネルＭＯＳトランジスタ１６のオン・オフに
関連して、アドレス変化検知回路１８の出力レベル（接
続点Ｆのレベル）がハイレベルの時間帯においては、Ｐ
チャネルＭＯＳトランジスタ１６はオフとなり、Ｐチャ
ネルＭＯＳトランジスタ１７には電源電圧ＶDDが供給さ
れない。従って、この時間帯におけるセンスアンプ回路
の出力は、ＰチャネルＭＯＳトランジスタ２単独の相互
コダンダクタンスｇm2と、ＮチャネルＭＯＳトランジス
タ４の相互コンダクタンスｇm4の比により決定される。
上述のＰチャネルＭＯＳトランジスタ２とＰチャネルＭ
ＯＳトランジスタ１７の相互コンダクタンスの和ｇm2 ・
17と、ＮチャネルＭＯＳトランジスタ４の相互コンダク
タンスｇm4との間には、ｇ m2.17＞ｇm4という関係があ
り、従って、アドレス変化検知回路１８の出力レベル
（接続点Ｆのレベル）がロウレベルの時間帯において
は、センスアンプ回路の出力レベル（接続点Ｅのレベ
ル）はハイレベルとなるが、逆に、アドレス変化検知回
路１８の出力レベル（接続点Ｆのレベル）がハイレベル
の時間帯においては、センスアンプ回路の出力レベル
（接続点Ｅのレベル）はロウレベルとなる。
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）は、第１
Ｙセレクタおよび第２Ｙセレクタを一緒に切替えて、そ
の時点において切替えられたメモリセルの情報が、共に
オフセルである場合の各メモリセル選択信号１０１、１
０２、１０３、１０４および１０５と、各接続点におけ
るレベル状態とを示す動作波形図である。図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）およ
び（ｈ）に示されるように、アドレス変化検知回路１８
の出力信号（接続点Ｆのレベル）は常時はロウレベルで
あるが、アドレスが変化した時には、所定の時間の間ハ
イレベルの信号として出力される（図２（ｆ）を参
照）。また、本実施例におけるセンスアンプ回路におい
ては、ＰチャネルＭＯＳトランジスタ２とＰチャネルＭ
ＯＳトランジスタ１７の相互コンダクタンスの和ｇm2 ・
17と、ＮチャネルＭＯＳトランジスタ４の相互コンダク
タンスｇm4との比により、センスアンプ回路の出力レベ
ル（接続点Ｅのレベル）が決定されるが、上述したよう
に、ＰチャネルＭＯＳトランジスタ１６のオン・オフに
関連して、アドレス変化検知回路１８の出力レベル（接
続点Ｆのレベル）がハイレベルの時間帯においては、Ｐ
チャネルＭＯＳトランジスタ１６はオフとなり、Ｐチャ
ネルＭＯＳトランジスタ１７には電源電圧ＶDDが供給さ
れない。従って、この時間帯におけるセンスアンプ回路
の出力は、ＰチャネルＭＯＳトランジスタ２単独の相互
コダンダクタンスｇm2と、ＮチャネルＭＯＳトランジス
タ４の相互コンダクタンスｇm4の比により決定される。
上述のＰチャネルＭＯＳトランジスタ２とＰチャネルＭ
ＯＳトランジスタ１７の相互コンダクタンスの和ｇm2 ・
17と、ＮチャネルＭＯＳトランジスタ４の相互コンダク
タンスｇm4との間には、ｇ m2.17＞ｇm4という関係があ
り、従って、アドレス変化検知回路１８の出力レベル
（接続点Ｆのレベル）がロウレベルの時間帯において
は、センスアンプ回路の出力レベル（接続点Ｅのレベ
ル）はハイレベルとなるが、逆に、アドレス変化検知回
路１８の出力レベル（接続点Ｆのレベル）がハイレベル
の時間帯においては、センスアンプ回路の出力レベル
（接続点Ｅのレベル）はロウレベルとなる。
【００２１】この場合においては、図２（ｇ）に示され
るように、そのレベルとしてはＶDD／２の電位を越える
ことはない。これにより、アドレスの切替え時に、仮に
誤ったメモリセルが一時的に選択されることがあって
も、センスアンプ回路の出力レベルがＶDD／２を越える
ことがなく、出力信号１０６にレベル反転が生じる事態
が回避されて、誤りデータの出力が抑制される。
るように、そのレベルとしてはＶDD／２の電位を越える
ことはない。これにより、アドレスの切替え時に、仮に
誤ったメモリセルが一時的に選択されることがあって
も、センスアンプ回路の出力レベルがＶDD／２を越える
ことがなく、出力信号１０６にレベル反転が生じる事態
が回避されて、誤りデータの出力が抑制される。
【発明の効果】以上説明したように、本発明は、電源と
センスアンプ回路の出力点との間に、アドレスの変化に
対応する一定時間の間オフ状態に設定されるトランジス
タを設け、アドレス切替え時に当該センスアンプ回路の
出力レベルを低減させることにより、メモリセルの誤選
択が発生する事態においても、誤りデータの出力を抑制
することができるという効果がある。
センスアンプ回路の出力点との間に、アドレスの変化に
対応する一定時間の間オフ状態に設定されるトランジス
タを設け、アドレス切替え時に当該センスアンプ回路の
出力レベルを低減させることにより、メモリセルの誤選
択が発生する事態においても、誤りデータの出力を抑制
することができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例における動作波形図である。
【図３】従来例を示す回路図である。
【図４】従来例における動作波形図である。
【図５】従来例における動作波形図である。
１、２、１６、１７、２４、２５ ＰチャネルＭＯＳ
トランジスタ ３、４、６〜１１、２６、２７、２９〜３４ Ｎチャ
ネルＭＯＳトランジスタ ５、２８ 相補型インバータ １２〜１５、３５〜３８ メモリセル ２０〜２３、４０〜４３ 寄生容量
トランジスタ ３、４、６〜１１、２６、２７、２９〜３４ Ｎチャ
ネルＭＯＳトランジスタ ５、２８ 相補型インバータ １２〜１５、３５〜３８ メモリセル ２０〜２３、４０〜４３ 寄生容量
Claims (3)
- 【請求項１】 半導体メモリ回路と、アドレス切替えに
伴なうアドレス変化を検出して所定の期間第１のレベル
をとるアドレス検知信号を出力し、その後前記アドレス
検知信号を第２のレベルとするアドレス変化検出回路
と、入力節点に前記半導体メモリ回路の出力信号を受け
出力節点にデータ信号を出力するセンスアンプ回路とを
有する半導体メモリ装置であって、 前記センスアンプ回路は、前記アドレス検知信号が前記
第２のレベルのときは前記半導体メモリ回路の出力信号
のレベルに応じて前記データ信号のレベルを可変し、前
記アドレス検知信号が前記第１のレベルのときは前記半
導体メモリ回路の出力信号のレベルにかかわらず前記デ
ータ信号のレベルを一定にする手段を備える ことを特徴
とする半導体メモリ装置。 - 【請求項２】 電流検知型のセンスアンプ回路と、不揮
発性半導体メモリと、アドレス切替えに伴なうアドレス
変化を検出して所定レベルのアドレス検知信号を出力す
る手段と、前記アドレス検知信号を受けて前記センスア
ンプ回路の出力レベルを抑制するように制御調整するセ
ンスアンプ出力制御手段とを備え、前記センスアンプ出
力制御手段による出力レベル制御調整作用が、直列接続
されて前記センスアンプ回路の出力段を形成する２個の
トランジスタの相互コンダンクタンス比を制御調整する
ことにより行われることを特徴とする半導体メモリ装
置。 - 【請求項３】 前記センスアンプ回路の出力段が、 ソースが高電位側の電源に接続され、ドレインが出力端
に接続されて、ゲートに所定の入力信号が入力されるＰ
チャネルＭＯＳトランジスタと、 ドレインが前記出力端に接続され、ソースが低電位側の
電源に接続されて、ゲートに所定の基準電位が供給され
るＮチャネルＭＯＳトランジスタと、 により形成され、 前記センスアンプ出力制御手段が、 ソースが前記高電位側の電源に接続され、ゲートに前記
アドレス検知信号が入力される第１のＰチャネルＭＯＳ
トランジスタと、 ソースが前記第１のＰチャネルＭＯＳトランジスタのド
レインに接続され、ドレインが前記出力端に接続され
て、ゲートに前記所定の入力信号が入力される第２のＰ
チャネルＭＯＳトランジスタと、 により形成される請求項２記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217725A JP2845645B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217725A JP2845645B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0554681A JPH0554681A (ja) | 1993-03-05 |
| JP2845645B2 true JP2845645B2 (ja) | 1999-01-13 |
Family
ID=16708766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217725A Expired - Lifetime JP2845645B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845645B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3393524B2 (ja) * | 1997-03-04 | 2003-04-07 | 株式会社村田製作所 | Ｎｔｃサーミスタ素子 |
| JP3762558B2 (ja) | 1998-12-28 | 2006-04-05 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334197A (ja) * | 1989-06-28 | 1991-02-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1991
- 1991-08-29 JP JP3217725A patent/JP2845645B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554681A (ja) | 1993-03-05 |
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