JP2737475B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に読み出し専用記憶装置に関する。
特に読み出し専用記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置は図５に示すよう
に、ディスチャージ信号ＡＤBおよび行選択信号ＡＤx1
〜ＡＤxlを入力信号とするＮチャンネル型ＭＯＳＦＥＴ
１（以下、ＮｃｈＭＯＳＦＥＴと称する）の直列回路に
より構成される記憶素子行列ＲＯＭ1〜ＲＯＭnにより構
成される記憶素子行列を有しており、記憶素子行列ＲＯ
Ｍ1〜ＲＯＭnの出力端Ｄi，j（i＝１〜ｎ，j＝１〜ｍ）
は列選択信号ＡＤy1〜ＡＤymにより列選択回路ＹＳＥＬ
1〜ＹＳＥＬnで選択される。列選択回路ＹＳＥＬ1〜Ｙ
ＳＥＬnの出力端ＹＯ1〜ＹＯnは、それぞれプリチャー
ジ信号φP(オーハ゛ーライン)を入力信号とする１個のＰチャン
ネル型ＭＯＳＦＥＴ２と１個のインバータ回路３の入力
端に接続されており、出力端ＹＯ1〜ＹＯnに接続されて
いるインバータ回路３から出力信号Ｏ1(オーハ゛ーライン)〜Ｏn
(オーハ゛ーライン)が外部に供給される。
に、ディスチャージ信号ＡＤBおよび行選択信号ＡＤx1
〜ＡＤxlを入力信号とするＮチャンネル型ＭＯＳＦＥＴ
１（以下、ＮｃｈＭＯＳＦＥＴと称する）の直列回路に
より構成される記憶素子行列ＲＯＭ1〜ＲＯＭnにより構
成される記憶素子行列を有しており、記憶素子行列ＲＯ
Ｍ1〜ＲＯＭnの出力端Ｄi，j（i＝１〜ｎ，j＝１〜ｍ）
は列選択信号ＡＤy1〜ＡＤymにより列選択回路ＹＳＥＬ
1〜ＹＳＥＬnで選択される。列選択回路ＹＳＥＬ1〜Ｙ
ＳＥＬnの出力端ＹＯ1〜ＹＯnは、それぞれプリチャー
ジ信号φP(オーハ゛ーライン)を入力信号とする１個のＰチャン
ネル型ＭＯＳＦＥＴ２と１個のインバータ回路３の入力
端に接続されており、出力端ＹＯ1〜ＹＯnに接続されて
いるインバータ回路３から出力信号Ｏ1(オーハ゛ーライン)〜Ｏn
(オーハ゛ーライン)が外部に供給される。
【０００３】図６は従来例の動作タイミングを示す。図
６中、１は接地電圧レベル（０Ｖ）、２は電源電圧レベ
ル（ＶDD）、３は電源電圧レベルよりＮｃｈＭＯＳＦＥ
Ｔのしきい値だけ低いレベル（ＶDD−Ｖth）、４は行線
Ｄi，jと接地間のＮｃｈＭＯＳＦＥＴがすべてオン状態
の電圧、５は行線Ｄi，jと接地間のＮｃｈＭＯＳＦＥＴ
のうち少なくとも１つオフしたときの電圧を示す。プリ
チャージ信号φP(オーハ゛ーライン)とディスチャージ信号ＡＤB
は互いに略同じ位相を有し、行選択信号ＡＤx1〜ＡＤxl
および列選択信号ＡＤy1〜ＡＤynは、プリチャージ信号
φP(オーハ゛ーライン)が低レベルの期間（プリチャージ期間）
に決定される。
６中、１は接地電圧レベル（０Ｖ）、２は電源電圧レベ
ル（ＶDD）、３は電源電圧レベルよりＮｃｈＭＯＳＦＥ
Ｔのしきい値だけ低いレベル（ＶDD−Ｖth）、４は行線
Ｄi，jと接地間のＮｃｈＭＯＳＦＥＴがすべてオン状態
の電圧、５は行線Ｄi，jと接地間のＮｃｈＭＯＳＦＥＴ
のうち少なくとも１つオフしたときの電圧を示す。プリ
チャージ信号φP(オーハ゛ーライン)とディスチャージ信号ＡＤB
は互いに略同じ位相を有し、行選択信号ＡＤx1〜ＡＤxl
および列選択信号ＡＤy1〜ＡＤynは、プリチャージ信号
φP(オーハ゛ーライン)が低レベルの期間（プリチャージ期間）
に決定される。
【０００４】行選択信号ＡＤx1〜ＡＤxlおよび列選択信
号ＡＤy1〜ＡＤymが決定されると、列選択回路ＹＳＥＬ
1〜ＹＳＥＬnを構成するＮｃｈＭＯＳＦＥＴ１がオン状
態となった列線の電位は、プリチャージ信号φP(オーハ゛ーラ
イン)を入力信号とするＰｃｈＭＯＳＦＥＴ２により徐々
に上昇し、最終的に出力端ＹＯ1〜ＹＯnは電源電圧レベ
ルＶDDまで、列選択回路ＹＳＥＬ1〜ＹＳＥＬnがオン状
態の列線Ｄi，jは電源電圧レベルより、ＮｃｈＭＯＳＦ
ＥＴのしきい値（Ｖtn）だけ低いレベル（ＶDD−Ｖtn）
まで上昇する。
号ＡＤy1〜ＡＤymが決定されると、列選択回路ＹＳＥＬ
1〜ＹＳＥＬnを構成するＮｃｈＭＯＳＦＥＴ１がオン状
態となった列線の電位は、プリチャージ信号φP(オーハ゛ーラ
イン)を入力信号とするＰｃｈＭＯＳＦＥＴ２により徐々
に上昇し、最終的に出力端ＹＯ1〜ＹＯnは電源電圧レベ
ルＶDDまで、列選択回路ＹＳＥＬ1〜ＹＳＥＬnがオン状
態の列線Ｄi，jは電源電圧レベルより、ＮｃｈＭＯＳＦ
ＥＴのしきい値（Ｖtn）だけ低いレベル（ＶDD−Ｖtn）
まで上昇する。
【０００５】次に、プリチャージ信号φP(オーハ゛ーライン)が
低レベルから高レベルに、ディスチャージ信号ＡＤBが
高レベルから低レベルになると（時刻ｔ2）、プリチャ
ージ期間は終了し、ＶDD−Ｖtnまで充電された列線Ｄ
i，jと接地電極との間に接続されたＮｃｈＭＯＳＦＥＴ
１がすべてオン状態であれば、列線Ｄi，jの電位は徐々
に下降し、出力端ＹＯiもそれにつれて下降し、出力端
ＹＯiのレベルがインバータ回路３の論理しきい値より
も低い値になると、列出力信号Ｏiが低レベルから高レ
ベルへと反転する。
低レベルから高レベルに、ディスチャージ信号ＡＤBが
高レベルから低レベルになると（時刻ｔ2）、プリチャ
ージ期間は終了し、ＶDD−Ｖtnまで充電された列線Ｄ
i，jと接地電極との間に接続されたＮｃｈＭＯＳＦＥＴ
１がすべてオン状態であれば、列線Ｄi，jの電位は徐々
に下降し、出力端ＹＯiもそれにつれて下降し、出力端
ＹＯiのレベルがインバータ回路３の論理しきい値より
も低い値になると、列出力信号Ｏiが低レベルから高レ
ベルへと反転する。
【０００６】また、ＶDD−Ｖtnまで充電された列線Ｄ
i，jと接地電極との間に接続されたＮｃｈＭＯＳＦＥＴ
が、１つでもオフ状態であれば列線Ｄi，jの電位はＶDD
−Ｖtnの状態を保ち、出力端ＹＯiの電位もＶDDの状態
を保つ。したがって、出力信号Ｏiも低レベルの状態を
保つ。
i，jと接地電極との間に接続されたＮｃｈＭＯＳＦＥＴ
が、１つでもオフ状態であれば列線Ｄi，jの電位はＶDD
−Ｖtnの状態を保ち、出力端ＹＯiの電位もＶDDの状態
を保つ。したがって、出力信号Ｏiも低レベルの状態を
保つ。
【０００７】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、プリチャージ期間終了後に列線Ｄi，jの電位
をＶDD−Ｖtnに、出力端ＹＯiの電位をＶDDに保たねば
ならない場合に、例えば接地電極にノイズが乗ったりす
ると、本来オフ状態でなければならない記憶素子行列Ｒ
ＯＭ1〜ＲＯＭの内のＮｃｈＭＯＳＦＥＴ１に電流が流
れてしまい、図７に示すように、列線Ｄi，jの電位が下
がり始め、つれて出力端、ＹＯiの電位も下がり始め
る。この場合、列線Ｄi，jの電位が下がり始めてから次
のプリチャージ期間が始まるまでの時間ｔ2よりも、出
力端ＹＯiの電位が下がりはじめてからＹＯiを入力信号
とするインバータ回路３の論理しきい値４１まで低下す
る時間ｔ1が短いと、出力Ｏiが反転してしまい、保持抜
けという誤動作を招いてしまうという問題点があった。
装置では、プリチャージ期間終了後に列線Ｄi，jの電位
をＶDD−Ｖtnに、出力端ＹＯiの電位をＶDDに保たねば
ならない場合に、例えば接地電極にノイズが乗ったりす
ると、本来オフ状態でなければならない記憶素子行列Ｒ
ＯＭ1〜ＲＯＭの内のＮｃｈＭＯＳＦＥＴ１に電流が流
れてしまい、図７に示すように、列線Ｄi，jの電位が下
がり始め、つれて出力端、ＹＯiの電位も下がり始め
る。この場合、列線Ｄi，jの電位が下がり始めてから次
のプリチャージ期間が始まるまでの時間ｔ2よりも、出
力端ＹＯiの電位が下がりはじめてからＹＯiを入力信号
とするインバータ回路３の論理しきい値４１まで低下す
る時間ｔ1が短いと、出力Ｏiが反転してしまい、保持抜
けという誤動作を招いてしまうという問題点があった。
【０００８】
【課題を解決するための手段】本発明の要旨は複数の列
線と、該列線と第１電源との間に行列状に配された記憶
素子と、該記憶素子の行を選択する行選択線と、列選択
信号に応答して列線上の電位を選択的に出力端に転送す
る列選択回路と、出力端をプリチャージするともに出力
端の電圧に対応した出力信号を形成する出力回路とを備
えた半導体記憶装置において、上記出力回路は出力端と
インバータとの間に接続されゲートに第２電源電圧を供
給される電界効果トランジスタと、プリチャージ制御信
号に応答して上記電界効果トランジスタのソースとドレ
インとを第２電源電圧にプリチャージするｐ−チャンネ
ル型電界効果トランジスタで構成されたプリチャージ手
段とを設けたことである。
線と、該列線と第１電源との間に行列状に配された記憶
素子と、該記憶素子の行を選択する行選択線と、列選択
信号に応答して列線上の電位を選択的に出力端に転送す
る列選択回路と、出力端をプリチャージするともに出力
端の電圧に対応した出力信号を形成する出力回路とを備
えた半導体記憶装置において、上記出力回路は出力端と
インバータとの間に接続されゲートに第２電源電圧を供
給される電界効果トランジスタと、プリチャージ制御信
号に応答して上記電界効果トランジスタのソースとドレ
インとを第２電源電圧にプリチャージするｐ−チャンネ
ル型電界効果トランジスタで構成されたプリチャージ手
段とを設けたことである。
【０００９】
【発明の作用】出力回路によりプリチャージされた出力
端は選択された列線に接続され、行選択線で選択された
記憶素子の状態に応じて電圧レベルが変化する。ここ
で、第２電源のノイズ等により列線そして出力端の電圧
レベルが変化しても、電界効果トランジスタは直ちにオ
ンせず、出力端の電圧レベルの変化が所定の値に達する
までオフ状態を保つ。したがって、出力信号はノイズの
影響を受けにくい。
端は選択された列線に接続され、行選択線で選択された
記憶素子の状態に応じて電圧レベルが変化する。ここ
で、第２電源のノイズ等により列線そして出力端の電圧
レベルが変化しても、電界効果トランジスタは直ちにオ
ンせず、出力端の電圧レベルの変化が所定の値に達する
までオフ状態を保つ。したがって、出力信号はノイズの
影響を受けにくい。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例の半導体記憶装置
を示す回路図である。記憶素子行列ＲＯＭ1〜ＲＯＭn
は、ディスチャージ信号ＡＤBおよび行選択信号ＡＤx1
〜ＡＤxlを入力信号とするＮｃｈＭＯＳＦＥＴ１の直列
マトリクス回路によって構成されており、列選択回路Ｙ
ＳＥＬ1〜ＹＳＥＬnはそれぞれ列選択信号ＡＤy1〜ＡＤ
ymを入力信号とするＮｃｈＭＯＳＦＥＴ１の並列回路に
より構成されている。記憶素子行列ＲＯＭ1〜ＲＯＭnの
出力端Ｄi，j（i＝１〜ｎ，j＝１〜ｍ）は、列選択回路
ＹＳＥＬ1〜ＹＳＥＬnを構成するｍ×ｎ個のＮｃｈＭＯ
ＳＦＥＴ１のドレイン電極にそれぞれ接続されており、
列選択回路ＹＳＥＬ1〜ＹＳＥＬnの出力端ＹＯ1〜ＹＯn
はそれぞれ、プリチャージ信号φP(オーハ゛ーライン)を入力信
号とし、ソース電極を電圧供給源５に接続された１個の
ＰｃｈＭＯＳＦＥＴ２のドレイン電極と、ゲート電極を
電圧供給源５に、ソース電極をインバータ回路３の入力
端ＹＯＤi（i＝１〜ｎ）に接続した１個のＮｃｈＭＯＳ
ＦＥＴ１のドレイン電極に接続されている。更に、出力
端インバータ回路３の入力端にはプリチャージ信号φP
(オーハ゛ーライン)を入力信号とし、ソース電極を電圧供給源５
に接続された１個のＰｃｈＭＯＳＦＥＴ２のドレイン電
極が接続されており、インバータ回路３の出力信号Ｏi
（i＝１〜ｎ）が半導体記憶装置の出力信号となってい
る。
説明する。図１は本発明の第１実施例の半導体記憶装置
を示す回路図である。記憶素子行列ＲＯＭ1〜ＲＯＭn
は、ディスチャージ信号ＡＤBおよび行選択信号ＡＤx1
〜ＡＤxlを入力信号とするＮｃｈＭＯＳＦＥＴ１の直列
マトリクス回路によって構成されており、列選択回路Ｙ
ＳＥＬ1〜ＹＳＥＬnはそれぞれ列選択信号ＡＤy1〜ＡＤ
ymを入力信号とするＮｃｈＭＯＳＦＥＴ１の並列回路に
より構成されている。記憶素子行列ＲＯＭ1〜ＲＯＭnの
出力端Ｄi，j（i＝１〜ｎ，j＝１〜ｍ）は、列選択回路
ＹＳＥＬ1〜ＹＳＥＬnを構成するｍ×ｎ個のＮｃｈＭＯ
ＳＦＥＴ１のドレイン電極にそれぞれ接続されており、
列選択回路ＹＳＥＬ1〜ＹＳＥＬnの出力端ＹＯ1〜ＹＯn
はそれぞれ、プリチャージ信号φP(オーハ゛ーライン)を入力信
号とし、ソース電極を電圧供給源５に接続された１個の
ＰｃｈＭＯＳＦＥＴ２のドレイン電極と、ゲート電極を
電圧供給源５に、ソース電極をインバータ回路３の入力
端ＹＯＤi（i＝１〜ｎ）に接続した１個のＮｃｈＭＯＳ
ＦＥＴ１のドレイン電極に接続されている。更に、出力
端インバータ回路３の入力端にはプリチャージ信号φP
(オーハ゛ーライン)を入力信号とし、ソース電極を電圧供給源５
に接続された１個のＰｃｈＭＯＳＦＥＴ２のドレイン電
極が接続されており、インバータ回路３の出力信号Ｏi
（i＝１〜ｎ）が半導体記憶装置の出力信号となってい
る。
【００１１】図２は一実施例の動作タイミングを示す。
プリチャージ信号φP(オーハ゛ーライン)とディスチャージ信号
ＡＤBは、互いにほぼ同じ位相を持ち、行選択信号ＡＤx
1〜ＡＤxlおよび列選択信号ＡＤy1〜ＡＤymはプリチャ
ージ信号φP(オーハ゛ーライン)が低レベルの期間（プリチャー
ジ期間）に決定される。行選択信号ＡＤx1〜ＡＤxlおよ
び列選択信号ＡＤy1〜ＡＤymが決定されると、入力端Ｙ
ＯＤ1〜ＹＯＤnおよび出力端ＹＯ1〜ＹＯnは電源電圧レ
ベルＶDDにまで充電され、列選択回路ＹＳＥＬiがオン
状態の列線Ｄi，jは電源電圧レベルＶDDより、ＮｃｈＭ
ＯＳＦＥＴのしきい値Ｖthだけ低いレベル３（ＶDD−Ｖ
TN）まで充電される。
プリチャージ信号φP(オーハ゛ーライン)とディスチャージ信号
ＡＤBは、互いにほぼ同じ位相を持ち、行選択信号ＡＤx
1〜ＡＤxlおよび列選択信号ＡＤy1〜ＡＤymはプリチャ
ージ信号φP(オーハ゛ーライン)が低レベルの期間（プリチャー
ジ期間）に決定される。行選択信号ＡＤx1〜ＡＤxlおよ
び列選択信号ＡＤy1〜ＡＤymが決定されると、入力端Ｙ
ＯＤ1〜ＹＯＤnおよび出力端ＹＯ1〜ＹＯnは電源電圧レ
ベルＶDDにまで充電され、列選択回路ＹＳＥＬiがオン
状態の列線Ｄi，jは電源電圧レベルＶDDより、ＮｃｈＭ
ＯＳＦＥＴのしきい値Ｖthだけ低いレベル３（ＶDD−Ｖ
TN）まで充電される。
【００１２】次に、プリチャージ信号φP(オーハ゛ーライン)が
低レベルから高レベルに、ディスチャージ信号ＡＤBが
高レベルから低レベルになったとき（プリチャージ期間
終了）、ＶDD−ＶTnまで充電された列線Ｄi，jと接地電
極との間に接続されたＮｃｈＭＯＳＦＥＴ１が１つでも
オフ状態であれば、列線Ｄi，jの電位はＶDD−ＶTNの状
態を保ち、出力端ＹＯiの電位は電源電圧レベルＶDDの
状態を保つ。したがって出力信号Ｏiも低レベルの状態
を保つ。出力信号Ｏiを低レベルに保たねばならない期
間に、接地電極にノイズが乗ったりすることにより、本
来オフ状態でなければならない記憶素子行列ＲＯＭ1〜
ＲＯＭn内のＮｃｈＭＯＳＦＥＴ１に電流が流れてしま
うと、図２に示すように列線Ｄi，jの電位が下がり、つ
れて出力端ＹＯiの電位も下がってくる。しかしなが
ら、出力端ＹＯiと入力端ＹＯＤiの間には、ゲート電極
を電圧供給源５に接続したＮｃｈＭＯＳＦＥＴ１が接続
されているので、出力端ＹＯiの電位が、ＶDD−ＶTnに
下がるまで入力端ＹＯＤiの電位は電源電圧レベルＶDD
の状態を保つ。
低レベルから高レベルに、ディスチャージ信号ＡＤBが
高レベルから低レベルになったとき（プリチャージ期間
終了）、ＶDD−ＶTnまで充電された列線Ｄi，jと接地電
極との間に接続されたＮｃｈＭＯＳＦＥＴ１が１つでも
オフ状態であれば、列線Ｄi，jの電位はＶDD−ＶTNの状
態を保ち、出力端ＹＯiの電位は電源電圧レベルＶDDの
状態を保つ。したがって出力信号Ｏiも低レベルの状態
を保つ。出力信号Ｏiを低レベルに保たねばならない期
間に、接地電極にノイズが乗ったりすることにより、本
来オフ状態でなければならない記憶素子行列ＲＯＭ1〜
ＲＯＭn内のＮｃｈＭＯＳＦＥＴ１に電流が流れてしま
うと、図２に示すように列線Ｄi，jの電位が下がり、つ
れて出力端ＹＯiの電位も下がってくる。しかしなが
ら、出力端ＹＯiと入力端ＹＯＤiの間には、ゲート電極
を電圧供給源５に接続したＮｃｈＭＯＳＦＥＴ１が接続
されているので、出力端ＹＯiの電位が、ＶDD−ＶTnに
下がるまで入力端ＹＯＤiの電位は電源電圧レベルＶDD
の状態を保つ。
【００１３】このため、この回路が保持抜けの誤動作を
起こすのは、出力端ＹＯiの電位が下がり始めてから、
ＶDD−Ｖtnになるまでの時間ｔ3と、出力端ＹＯiまで電
位がＶDD−Ｖtnになってから入力端ＹＯＤiの電位がイ
ンバータ回路３の論理しきい値４１まで低下する時間ｔ
1を合計した時間ｔ1＋ｔ3が、Ｄi，jの電位が下がり始
めてから次のプリチャージ期間が始まるまでの時間ｔ2
よりも短い場合（ｔ1＋ｔ3＜ｔ2）であり、従来の例に
比べてｔ3の分マージンをとることができる。したがっ
て、本構成をとることによって、保持抜けに強い半導体
記憶装置を得ることができる。
起こすのは、出力端ＹＯiの電位が下がり始めてから、
ＶDD−Ｖtnになるまでの時間ｔ3と、出力端ＹＯiまで電
位がＶDD−Ｖtnになってから入力端ＹＯＤiの電位がイ
ンバータ回路３の論理しきい値４１まで低下する時間ｔ
1を合計した時間ｔ1＋ｔ3が、Ｄi，jの電位が下がり始
めてから次のプリチャージ期間が始まるまでの時間ｔ2
よりも短い場合（ｔ1＋ｔ3＜ｔ2）であり、従来の例に
比べてｔ3の分マージンをとることができる。したがっ
て、本構成をとることによって、保持抜けに強い半導体
記憶装置を得ることができる。
【００１４】図３は、本発明の第２実施例を示す半導体
記憶装置の回路図である。第１実施例との相異点は、出
力端ＹＯiにドレイン電極を、入力端ＹＯＤiにソース電
極を接続されたＮｃｈＭＯＳＦＥＴ１のゲート電極と電
圧供給源５との間に抵抗素子６が接続されていることで
ある。
記憶装置の回路図である。第１実施例との相異点は、出
力端ＹＯiにドレイン電極を、入力端ＹＯＤiにソース電
極を接続されたＮｃｈＭＯＳＦＥＴ１のゲート電極と電
圧供給源５との間に抵抗素子６が接続されていることで
ある。
【００１５】図４に本発明の第２実施例の回路の動作タ
イミングを示す。行線Ｄi，jの電位が下がり、つれて出
力端ＹＯiの電位が下がってくるところまでは第１実施
例と同様である。しかしながら、出力端ＹＯiと入力端
ＹＯＤiの間に接続されているＮｃｈＭＯＳＦＥＴ１の
ゲート電位は、ＮｃｈＭＯＳＦＥＴ１と電源電圧供給源
５および接地との間に接続された抵抗素子６により、電
源電圧レベルＶDDよりも低いレベルを維持するので（仮
にこの電位をＶDD−α（α＞０）とする）、ＹＯiの電
位が（ＶDD−α−Ｖtn）５１に下がるまで、入力端ＹＯ
Ｄiの電位は電源電圧レベルＶDDの状態を保つ。よっ
て、この回路が保持抜けの誤動作を起こすのは、出力端
ＹＯiの電位が下がり始めてから（ＶDD−α−Ｖtn）５
１になるまでの時間ｔ4と、出力端ＹＯiの電位が（ＶDD
−α−ＶTN）５１になってから入力端ＹＯＤiの電位が
インバータ回路３の論理しきい値４１まで低下する時間
ｔ1を合計した時間（ｔ1＋ｔ4）が、行線Ｄi，jの電位
が下がり始めてから次のプリチャージ期間が始まるまで
の時間ｔ2よりも短い場合（ｔ1＋ｔ4＜ｔ2）であり、ｔ
4は第１の実施例のｔ3に比べ、ＹＯiの電位がαだけ降
下する分長いので、第１実施例に比べてｔ4−ｔ3の分だ
けマージンをとることができる。したがって本構成をと
ることによって、より保持抜けに強い半導体記憶装置を
得ることができる。
イミングを示す。行線Ｄi，jの電位が下がり、つれて出
力端ＹＯiの電位が下がってくるところまでは第１実施
例と同様である。しかしながら、出力端ＹＯiと入力端
ＹＯＤiの間に接続されているＮｃｈＭＯＳＦＥＴ１の
ゲート電位は、ＮｃｈＭＯＳＦＥＴ１と電源電圧供給源
５および接地との間に接続された抵抗素子６により、電
源電圧レベルＶDDよりも低いレベルを維持するので（仮
にこの電位をＶDD−α（α＞０）とする）、ＹＯiの電
位が（ＶDD−α−Ｖtn）５１に下がるまで、入力端ＹＯ
Ｄiの電位は電源電圧レベルＶDDの状態を保つ。よっ
て、この回路が保持抜けの誤動作を起こすのは、出力端
ＹＯiの電位が下がり始めてから（ＶDD−α−Ｖtn）５
１になるまでの時間ｔ4と、出力端ＹＯiの電位が（ＶDD
−α−ＶTN）５１になってから入力端ＹＯＤiの電位が
インバータ回路３の論理しきい値４１まで低下する時間
ｔ1を合計した時間（ｔ1＋ｔ4）が、行線Ｄi，jの電位
が下がり始めてから次のプリチャージ期間が始まるまで
の時間ｔ2よりも短い場合（ｔ1＋ｔ4＜ｔ2）であり、ｔ
4は第１の実施例のｔ3に比べ、ＹＯiの電位がαだけ降
下する分長いので、第１実施例に比べてｔ4−ｔ3の分だ
けマージンをとることができる。したがって本構成をと
ることによって、より保持抜けに強い半導体記憶装置を
得ることができる。
【００１６】
【発明の効果】以上説明したように、出力バッファ回路
の電界効果トランジスタが第２電源のノイズの影響を遮
断するので保持抜けによる誤動作を起こしにくいという
効果を得られる。
の電界効果トランジスタが第２電源のノイズの影響を遮
断するので保持抜けによる誤動作を起こしにくいという
効果を得られる。
【図１】本発明の第１実施例を示す回路図である。
【図２】第１実施例の動作タイミング図である。
【図３】本発明の第２実施例を示す回路図である。
【図４】第２実施例の動作タイミング図である。
【図５】従来の半導体記憶装置を示す回路図である。
【図６】従来例の動作タイミング図である。
【図７】従来の半導体記憶装置が保持抜けによる誤動作
を起こした場合の動作タイミング図である。
を起こした場合の動作タイミング図である。
ＲＯＭ1〜ＲＯＭn 記憶素子行列 ＡＤx1〜ＡＤxl 行選択線 ＹＳＥＬ1〜ＹＳＥＬn 列選択回路 ＡＤy1〜ＡＤym 列選択線 ＹＯ1〜ＹＯn 出力端 ＳＡ1〜ＳＡn 出力バッファ回路 １ Ｎチャンネル型ＭＯＳトランジスタ ２ Ｐチャンネル型ＭＯＳトランジスタ ３ インバータ ４ 接地線（第１電源） ５ 電源線（第２電源）
Claims (1)
- 【請求項１】 複数の列線と、該列線と第１電源との間
に行列状に配された記憶素子と、該記憶素子の行を選択
する行選択線と、列選択信号に応答して列線上の電位を
選択的に出力端に転送する列選択回路と、出力端をプリ
チャージするともに出力端の電圧に対応した出力信号を
形成する出力回路とを備えた半導体記憶装置において、
上記出力回路は出力端とインバータとの間に接続されゲ
ートに第２電源電圧を供給される電界効果トランジスタ
と、プリチャージ制御信号に応答して上記電界効果トラ
ンジスタのソースとドレインとを第２電源電圧にプリチ
ャージするｐ−チャンネル型電界効果トランジスタで構
成されたプリチャージ手段とを設けたことを特徴とする
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24440191A JP2737475B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
| US07/932,701 US5309397A (en) | 1991-08-29 | 1992-08-20 | Read only memory device equipped with output data buffer circuits less affectable by noises on power voltage line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24440191A JP2737475B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0562491A JPH0562491A (ja) | 1993-03-12 |
| JP2737475B2 true JP2737475B2 (ja) | 1998-04-08 |
Family
ID=17118124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24440191A Expired - Fee Related JP2737475B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5309397A (ja) |
| JP (1) | JP2737475B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3859766B2 (ja) * | 1996-05-24 | 2006-12-20 | 株式会社ルネサステクノロジ | 半導体記憶装置の入力回路 |
| US7125403B2 (en) * | 1998-12-08 | 2006-10-24 | Intuitive Surgical | In vivo accessories for minimally invasive robotic surgery |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5452431A (en) * | 1977-10-04 | 1979-04-25 | Toshiba Corp | Semiconductor memory device |
| JPS6027113B2 (ja) * | 1980-02-13 | 1985-06-27 | 日本電気株式会社 | プリチャ−ジ装置 |
| JPS6032917A (ja) * | 1983-08-04 | 1985-02-20 | Mitsubishi Heavy Ind Ltd | シリンダ注油装置 |
| JPS6155197A (ja) * | 1984-08-27 | 1986-03-19 | Matsushita Electric Ind Co Ltd | 潤滑剤 |
-
1991
- 1991-08-29 JP JP24440191A patent/JP2737475B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-20 US US07/932,701 patent/US5309397A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5309397A (en) | 1994-05-03 |
| JPH0562491A (ja) | 1993-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |