JPS6027113B2 - プリチャ−ジ装置 - Google Patents
プリチャ−ジ装置Info
- Publication number
- JPS6027113B2 JPS6027113B2 JP55016368A JP1636880A JPS6027113B2 JP S6027113 B2 JPS6027113 B2 JP S6027113B2 JP 55016368 A JP55016368 A JP 55016368A JP 1636880 A JP1636880 A JP 1636880A JP S6027113 B2 JPS6027113 B2 JP S6027113B2
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- level
- precharge signal
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はプリチャージ信号を有するＭＩＳＦＥＴを用い
たプリチヤージ装置に関する。
たプリチヤージ装置に関する。
第１図により従釆のプリチャージ装置を説明する。
ＭＩＳＦＥＴＱ，．，Ｑ舷及びＱ，３のゲートはプリチ
ャージ信号端子Ｐに接続され、ＭＩＳＦＥＴＱ，．及び
Ｑ，２のソースはそれぞれプリチャージ端子（以下端子
と称する）Ｎ，．及びＮ，２とされ、例えばメモリセル
Ｃの一対のデイジツト線Ｄ，Ｄをプリチャージするよう
に用いられる。ＭＩＳＦＥＴＱ，３の第２端子及び第３
端子はそれぞれ端子Ｎ，．及びＮ．２に接続され、肌Ｓ
ＦＥＴＱ，．及びＱ，２の第３端子は電源Ｖｃｃへ接続
される。また、プリチャージ信号端子Ｐにはプリチャー
ジ信号で，が印加されている。第２図は第１図に示す回
路における波形図である。時刻の以前にプリチャージ信
号◇，は低レベルであり、肌ＳＦＥＴＱ，．，Ｑ，２及
びＱ，３は遮断状態であるとする。さらに端子Ｎ，．は
高レベル端子Ｎ．２は低レベルであるとする。時刻妙こ
プリチャージ信号◇，が高レベルＶＪ，になると、ＭＩ
ＳＦＥＴＱ，．，Ｑ，２及びＱ，３が導通し、聡子Ｎ，
．及びＮ，２はＶ◇，一ＶＴ（ここでＶＴは肌ＳＦＥＴ
の閥値で、Ｖ？，−ＶＴミＶｃｃ、ＶＴＺＯとする）に
充電される。
ャージ信号端子Ｐに接続され、ＭＩＳＦＥＴＱ，．及び
Ｑ，２のソースはそれぞれプリチャージ端子（以下端子
と称する）Ｎ，．及びＮ，２とされ、例えばメモリセル
Ｃの一対のデイジツト線Ｄ，Ｄをプリチャージするよう
に用いられる。ＭＩＳＦＥＴＱ，３の第２端子及び第３
端子はそれぞれ端子Ｎ，．及びＮ．２に接続され、肌Ｓ
ＦＥＴＱ，．及びＱ，２の第３端子は電源Ｖｃｃへ接続
される。また、プリチャージ信号端子Ｐにはプリチャー
ジ信号で，が印加されている。第２図は第１図に示す回
路における波形図である。時刻の以前にプリチャージ信
号◇，は低レベルであり、肌ＳＦＥＴＱ，．，Ｑ，２及
びＱ，３は遮断状態であるとする。さらに端子Ｎ，．は
高レベル端子Ｎ．２は低レベルであるとする。時刻妙こ
プリチャージ信号◇，が高レベルＶＪ，になると、ＭＩ
ＳＦＥＴＱ，．，Ｑ，２及びＱ，３が導通し、聡子Ｎ，
．及びＮ，２はＶ◇，一ＶＴ（ここでＶＴは肌ＳＦＥＴ
の閥値で、Ｖ？，−ＶＴミＶｃｃ、ＶＴＺＯとする）に
充電される。
しかし、肌ＳＦＥＴＱ，２の閥値のみが他のＭＩＳＦＥ
Ｔの闇値より、０．１Ｖ低い場合には、端子Ｎ，２のプ
リチャージレベルが端子Ｎ，．のプリチヤージレベルよ
り０．１Ｖ高くなり、アンバランスが残る欠点を有する
。本発明の目的はバランスよく動作するプリチャージ装
置を提供することにある。
Ｔの闇値より、０．１Ｖ低い場合には、端子Ｎ，２のプ
リチャージレベルが端子Ｎ，．のプリチヤージレベルよ
り０．１Ｖ高くなり、アンバランスが残る欠点を有する
。本発明の目的はバランスよく動作するプリチャージ装
置を提供することにある。
本発明によるプリチャージ装置は第１及び第２のＭＩＳ
ＦＥＴと上記第１及び第２の肌ＳＦＥＴのそれぞれの出
力端子間に直列に接続される第３の肌ＳＦＥＴとを有し
、上記第１及び第２のＭＩＳＦＥＴのそれぞれの制御端
子に第１のプリチャージ信号を印加し、上記第３の肌Ｓ
ＦＥＴの制御端子に第２のプリチャージ信号を印加する
ことにより、上記第１及び第２の肌ＳＦＥＴのそれぞれ
の出力端子をプリチャージする装置において第２のブリ
チャージ信号電圧が第１のプリチャージ信号電圧よりも
絶対値において大きくしたことを特徴とする。
ＦＥＴと上記第１及び第２の肌ＳＦＥＴのそれぞれの出
力端子間に直列に接続される第３の肌ＳＦＥＴとを有し
、上記第１及び第２のＭＩＳＦＥＴのそれぞれの制御端
子に第１のプリチャージ信号を印加し、上記第３の肌Ｓ
ＦＥＴの制御端子に第２のプリチャージ信号を印加する
ことにより、上記第１及び第２の肌ＳＦＥＴのそれぞれ
の出力端子をプリチャージする装置において第２のブリ
チャージ信号電圧が第１のプリチャージ信号電圧よりも
絶対値において大きくしたことを特徴とする。
なお、好ましくは上記第２のプリチャージ信号電圧は電
源電圧及びＭＩＳＦＥＴの閥値電圧の和よりも大きいよ
うにする。
源電圧及びＭＩＳＦＥＴの閥値電圧の和よりも大きいよ
うにする。
次に、第３図を参照して、本願要旨を説明する。
ＭＩＳＦＥＴＱ，．′及びＱ，２′の第１端子は第１の
プリチャージ信号？，′が印加され、ＭＩＳＦＥＴＱ，
３′の第１端子は第２のプリチャージ信号０２′が印加
され、ＭＩＳＦＥＴＱ，．′及びＱ艦′の第２端子は、
端子Ｎ，．′及びＮ，２′に接続され、ＭＩＳＦＥＴＱ
，３′の第２端子及び第３端子は、それぞれ端子Ｎ，．
′及びＮ，２′に接続され、肌ＳＦＥＴＱ，．′及びＱ
，２′の第３端子は亀源Ｖｃｃへ接続される。ここで、
プリチャージ信号ぐ，′及び０２′は、本願の特徴であ
るがＶ◇２′＞Ｖ◇，′及びＶ◇２′＞Ｖｃｃなる関係
を持つものとする。
プリチャージ信号？，′が印加され、ＭＩＳＦＥＴＱ，
３′の第１端子は第２のプリチャージ信号０２′が印加
され、ＭＩＳＦＥＴＱ，．′及びＱ艦′の第２端子は、
端子Ｎ，．′及びＮ，２′に接続され、ＭＩＳＦＥＴＱ
，３′の第２端子及び第３端子は、それぞれ端子Ｎ，．
′及びＮ，２′に接続され、肌ＳＦＥＴＱ，．′及びＱ
，２′の第３端子は亀源Ｖｃｃへ接続される。ここで、
プリチャージ信号ぐ，′及び０２′は、本願の特徴であ
るがＶ◇２′＞Ｖ◇，′及びＶ◇２′＞Ｖｃｃなる関係
を持つものとする。
第４図に本発明の実施例の波形図を示す。
時刻の以前にプリチャージ信号◇，′及び◇２′は低レ
ベルであり、ＭＩＳＦＥＴＱ，．′，Ｑ，２′及びＱ，
３′は遮断状態であるとする。さらに端子Ｎ，．′は高
レベル、端子Ｎ，２′は低レベルとする。時刻のにプリ
チャージ信号０，′，マ２′が高レベルＶ少，′，Ｖ少
２′になるとＭＩＳＦＥＴＱ，．′，Ｑ，２′及びＱ，
３′が導通し、様子Ｎ，．′及びＮ，２′はＶ◇．′−
ＶＴまで充電される。ここでＶＴはＭＩＳＦＥＴＱ，．
′，Ｑ，２′及びＱ，３′の閥値で、前記と同様Ｖぐ，
′−ＶＴ≦Ｖｃｃ，ＶＴＺＯとする。端子Ｎ，．′及び
Ｎ位′がＶ◇，′−ＶＴまで充電されるとＭＩＳＦＥＴ
Ｑ，．′及びＱ，２′は遮断状態となるが、肌ＳＦＥＴ
Ｑ，３′はゲート電圧Ｖぐ２′がＶ◇，′より高いため
、導適状態を維持する。よって端子Ｎ，．′及びＮ，２
′に生じたプリチャージレベルの差は速やかに解消する
。ＭＩＳＦＥＴＱ，３′は様子Ｎ，．′及びＮ，２′が
いずれもＶ◇２′一Ｖ・になるまで導適状態を続けるの
で、前記に述べたようなＶ・のアンバランスが△ＶＴあ
った場合にも、Ｖ◇２′一Ｖぐ，′＞△Ｖ，を満足する
ようにＶ０２′，Ｖ◇，′を定めてやれば艮し、。‐ま
た、前記に上げたようなプリチヤージ装置を特に電源電
圧を数Ｖにして、使用する場合には、プリチャージのア
ンバランスを解消してもプリチャージレベルそのものが
低く、使用に耐えない場合がある。
ベルであり、ＭＩＳＦＥＴＱ，．′，Ｑ，２′及びＱ，
３′は遮断状態であるとする。さらに端子Ｎ，．′は高
レベル、端子Ｎ，２′は低レベルとする。時刻のにプリ
チャージ信号０，′，マ２′が高レベルＶ少，′，Ｖ少
２′になるとＭＩＳＦＥＴＱ，．′，Ｑ，２′及びＱ，
３′が導通し、様子Ｎ，．′及びＮ，２′はＶ◇．′−
ＶＴまで充電される。ここでＶＴはＭＩＳＦＥＴＱ，．
′，Ｑ，２′及びＱ，３′の閥値で、前記と同様Ｖぐ，
′−ＶＴ≦Ｖｃｃ，ＶＴＺＯとする。端子Ｎ，．′及び
Ｎ位′がＶ◇，′−ＶＴまで充電されるとＭＩＳＦＥＴ
Ｑ，．′及びＱ，２′は遮断状態となるが、肌ＳＦＥＴ
Ｑ，３′はゲート電圧Ｖぐ２′がＶ◇，′より高いため
、導適状態を維持する。よって端子Ｎ，．′及びＮ，２
′に生じたプリチャージレベルの差は速やかに解消する
。ＭＩＳＦＥＴＱ，３′は様子Ｎ，．′及びＮ，２′が
いずれもＶ◇２′一Ｖ・になるまで導適状態を続けるの
で、前記に述べたようなＶ・のアンバランスが△ＶＴあ
った場合にも、Ｖ◇２′一Ｖぐ，′＞△Ｖ，を満足する
ようにＶ０２′，Ｖ◇，′を定めてやれば艮し、。‐ま
た、前記に上げたようなプリチヤージ装置を特に電源電
圧を数Ｖにして、使用する場合には、プリチャージのア
ンバランスを解消してもプリチャージレベルそのものが
低く、使用に耐えない場合がある。
そこで、本発明の特徴の１つであるが、Ｖ◇２を電源レ
ベル以上上げることによって、少なくとも、ＶＯ，′を
電源レベル付近あるいはそれ以上にすることが可能であ
り、それにより、プリチヤージレベルをＶｃｃ−ＶＴ、
あるいはそれ以上にすることが可能である。例えばＶｃ
ｃを４．５Ｖ，ＶＴをＩＶとすれば、プリチヤージレベ
ルは約３５Ｖとなり、ＴＴＬなどの使用に耐えうる。第
５図にＶ０２′，Ｖ◇，′を得るための、具体的な１回
路例を示す。ＭＩＳＦＥＴＱ幻の第１端子は電源Ｖｃｃ
へ接続され、第２端子はこの回路の入力信号の１つの◇
。が印加され、第３端子は、ぐ２′の出力端子に接続さ
れている。ＭＩＳＦＥＴＱ２２及びＱ２３はインバー夕
を形成し、ＭＩＳＦＥＴＱ２２の第１端子はぐ２′の出
力端子に接続されている。また、このィンバータの出力
端子Ｎ２２と、？２′の出力端子間にはプートストラッ
プ容量Ｃ，が接続されている。ＭＩＳＦＥＴＱ２４とＱ
偽は別のインバータを形成し、肌ＳＦＥＴＱ２４の第１
端子はぐ２′の出力端子へ接続され、肌ＳＦＥＴＱ２５
の第１端子は入力信号Ｊｏの反転した信号である。入力
信号◇。が印加されている。またこのインバータの出力
端子はプリチャージ信号◇，′の出力端子となっている
。肌ＳＦＥＴＱ２６及びＱ幻はさらに別のィンバータを
形成しており、ＭＩＳＦＥＴＱ２６の第１端子には入力
債号ぐ。 が印加され、ＭＩＳＦＥＴＱ２７の第１端子
には、出力信号少，′が印加され、このインバータの出
力端子Ｎ２６は、ＭＩＳＦＥＴＱ２６の第１様子に接続
されている。第６図にこの回路の波形図を示す。
ベル以上上げることによって、少なくとも、ＶＯ，′を
電源レベル付近あるいはそれ以上にすることが可能であ
り、それにより、プリチヤージレベルをＶｃｃ−ＶＴ、
あるいはそれ以上にすることが可能である。例えばＶｃ
ｃを４．５Ｖ，ＶＴをＩＶとすれば、プリチヤージレベ
ルは約３５Ｖとなり、ＴＴＬなどの使用に耐えうる。第
５図にＶ０２′，Ｖ◇，′を得るための、具体的な１回
路例を示す。ＭＩＳＦＥＴＱ幻の第１端子は電源Ｖｃｃ
へ接続され、第２端子はこの回路の入力信号の１つの◇
。が印加され、第３端子は、ぐ２′の出力端子に接続さ
れている。ＭＩＳＦＥＴＱ２２及びＱ２３はインバー夕
を形成し、ＭＩＳＦＥＴＱ２２の第１端子はぐ２′の出
力端子に接続されている。また、このィンバータの出力
端子Ｎ２２と、？２′の出力端子間にはプートストラッ
プ容量Ｃ，が接続されている。ＭＩＳＦＥＴＱ２４とＱ
偽は別のインバータを形成し、肌ＳＦＥＴＱ２４の第１
端子はぐ２′の出力端子へ接続され、肌ＳＦＥＴＱ２５
の第１端子は入力信号Ｊｏの反転した信号である。入力
信号◇。が印加されている。またこのインバータの出力
端子はプリチャージ信号◇，′の出力端子となっている
。肌ＳＦＥＴＱ２６及びＱ幻はさらに別のィンバータを
形成しており、ＭＩＳＦＥＴＱ２６の第１端子には入力
債号ぐ。 が印加され、ＭＩＳＦＥＴＱ２７の第１端子
には、出力信号少，′が印加され、このインバータの出
力端子Ｎ２６は、ＭＩＳＦＥＴＱ２６の第１様子に接続
されている。第６図にこの回路の波形図を示す。
時刻地こ入力債号ぐ。が低レベルから高レベルへ、また
入力信号０ｏが高レベルから低レベルへそれぞれ反転す
ると、出力肩号ふ２′及び？，′が低レベルから除々に
高レベルに向って、レベルが上がりはじめで，′の電圧
がＭＩＳＦＥＴＱ２７のＶ，のレベルを越えると、ィン
バータ出力端子Ｎ蟹の電荷が放電し、肌ＳＦＥＴＱ２３
のＶ’のレベルより下がるとブートストラツプ回路が動
作いまじめ、ブートストラッブ容量Ｃ，の値を適正値に
することにより出力信号電圧ＶＪ２′を電源レベル以上
、また出力信号電圧Ｖぐ，′をこの回路の場合には、最
大、電源レベルまで上げることが可能である。また、本
願特許請求の範囲第２項によれば、第３図において、第
１のプリチャージ信号？，′及び第２のプリチャージ信
号０２′を供に電源電圧ＶｃｃとＭＩＳＦＥＴＱ，．′
，Ｑ，２′及びＱ，３′の閥値電圧Ｖ，の和以上に上げ
る事により、プリチャージ時点において終始ＭＩＳＦＥ
ＴＱ，．′，Ｑ，２′及びＱ，３′を導適状態に保たせ
、プリチヤージ端子Ｎ，．′及びＮ，２′間のプリチャ
ージレベル差を解消させることができる。
入力信号０ｏが高レベルから低レベルへそれぞれ反転す
ると、出力肩号ふ２′及び？，′が低レベルから除々に
高レベルに向って、レベルが上がりはじめで，′の電圧
がＭＩＳＦＥＴＱ２７のＶ，のレベルを越えると、ィン
バータ出力端子Ｎ蟹の電荷が放電し、肌ＳＦＥＴＱ２３
のＶ’のレベルより下がるとブートストラツプ回路が動
作いまじめ、ブートストラッブ容量Ｃ，の値を適正値に
することにより出力信号電圧ＶＪ２′を電源レベル以上
、また出力信号電圧Ｖぐ，′をこの回路の場合には、最
大、電源レベルまで上げることが可能である。また、本
願特許請求の範囲第２項によれば、第３図において、第
１のプリチャージ信号？，′及び第２のプリチャージ信
号０２′を供に電源電圧ＶｃｃとＭＩＳＦＥＴＱ，．′
，Ｑ，２′及びＱ，３′の閥値電圧Ｖ，の和以上に上げ
る事により、プリチャージ時点において終始ＭＩＳＦＥ
ＴＱ，．′，Ｑ，２′及びＱ，３′を導適状態に保たせ
、プリチヤージ端子Ｎ，．′及びＮ，２′間のプリチャ
ージレベル差を解消させることができる。
以上の説明のように、本願によれば、左右のアンバラン
スの少ない充電レベルを与えることができるプリチャー
ジ装置を容易に提供できる。
スの少ない充電レベルを与えることができるプリチャー
ジ装置を容易に提供できる。
第１図は従釆のブリチャージ装置を示す回路図であり、
第２図はその波形図である。 第３図は本発明の一実施例を示す回路図であり、第４図
はその一実施例の波形図である。第５図は本発明の一実
施例に用いたプリチャージ信号発生装置の一実施例であ
り、第６図は、第５図に示す装置の波形図である。Ｑ，
．，Ｑ，２，Ｑ，３，Ｑ，．′，Ｑ，２′．Ｑ，３′，
Ｑ２，，Ｑ２２，Ｑ２３，Ｑ２４，Ｑ２５，Ｑ２６，Ｑ
２７・・・・・・ＭＩＳＦＥＴ、ぐ，，マ，′，ぐ２′
……プリチャージ信号、マｏ，◇。 ・・・・・・プリチャージ信号発生信号及びその反転し
た信号。券／図 茅夕四 孝３図 努〆図 茅づ図 努ょ図
第２図はその波形図である。 第３図は本発明の一実施例を示す回路図であり、第４図
はその一実施例の波形図である。第５図は本発明の一実
施例に用いたプリチャージ信号発生装置の一実施例であ
り、第６図は、第５図に示す装置の波形図である。Ｑ，
．，Ｑ，２，Ｑ，３，Ｑ，．′，Ｑ，２′．Ｑ，３′，
Ｑ２，，Ｑ２２，Ｑ２３，Ｑ２４，Ｑ２５，Ｑ２６，Ｑ
２７・・・・・・ＭＩＳＦＥＴ、ぐ，，マ，′，ぐ２′
……プリチャージ信号、マｏ，◇。 ・・・・・・プリチャージ信号発生信号及びその反転し
た信号。券／図 茅夕四 孝３図 努〆図 茅づ図 努ょ図
Claims (1)
- １ 第１及び第２のＭＩＳＦＥＴと、上記第１及び第２
のＭＩＳＦＥＴのそれぞれの出力端子間に直列に接続さ
れる第３のＭＩＳＦＥＴと、入力クロツクに応答して第
１のプリチヤージ信号と該第１のプリチヤージ信号電圧
よりも絶対値の大きい第２のプリチヤージ信号を発生す
る信号発生回路とを有し、上記第１のプリチヤージ信号
を該第１及び第２のＭＩＳＦＥＴのゲートに印加し、該
第２のプリチヤージ信号を該第３のＭＩＳＦＥＴのゲー
トに印加し、よつて該第１及び第２のＭＩＳＦＥＴの出
力端子をプリチヤージする装置において、上記信号発生
回路は電源端子と第１の節点との間に接続された第４の
ＭＩＳＦＥＴと、該第４のＭＩＳＦＥＴのゲートと該第
１の節点との間に接続されたコンデンサと、出力端子と
該電源端子の間に接続されたゲートが該第４のＦＥＴの
ゲートに接続された第５のＭＩＳＦＥＴと、該入力クロ
ツクの第１のレベルに応答して該第４のＦＥＴのゲート
を電源レベル以上に設定する手段と、該入力クロツクの
第２のレベルに応答して該第１の節点及び出力端子を基
準レベルに設定する手段とを有し、該第４のＦＥＴゲー
トから該第２のプリチヤージ信号を、該出力端子から該
第１のプリチヤージ信号をそれぞれ得ることを特徴とす
るプリチヤージ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55016368A JPS6027113B2 (ja) | 1980-02-13 | 1980-02-13 | プリチャ−ジ装置 |
| GB8104415A GB2071948B (en) | 1980-02-13 | 1981-02-12 | Precharge circuits |
| US06/235,175 US4379344A (en) | 1980-02-13 | 1981-02-17 | Precharge circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55016368A JPS6027113B2 (ja) | 1980-02-13 | 1980-02-13 | プリチャ−ジ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114194A JPS56114194A (en) | 1981-09-08 |
| JPS6027113B2 true JPS6027113B2 (ja) | 1985-06-27 |
Family
ID=11914364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55016368A Expired JPS6027113B2 (ja) | 1980-02-13 | 1980-02-13 | プリチャ−ジ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4379344A (ja) |
| JP (1) | JPS6027113B2 (ja) |
| GB (1) | GB2071948B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851354B2 (ja) * | 1980-10-15 | 1983-11-16 | 富士通株式会社 | 半導体記憶装置 |
| JPH0831278B2 (ja) * | 1981-03-09 | 1996-03-27 | 富士通株式会社 | メモリ回路 |
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| JPS5819793A (ja) * | 1981-07-27 | 1983-02-04 | Toshiba Corp | 半導体メモリ装置 |
| US4494221A (en) * | 1982-03-03 | 1985-01-15 | Inmos Corporation | Bit line precharging and equilibrating circuit |
| JPS59155165A (ja) * | 1983-02-23 | 1984-09-04 | Toshiba Corp | 半導体記憶装置 |
| US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
| JPS60253093A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| US4730279A (en) * | 1985-03-30 | 1988-03-08 | Kabushiki Kaisha Toshiba | Static semiconductor memory device |
| JPS61253695A (ja) * | 1985-05-07 | 1986-11-11 | Hitachi Ltd | 半導体記憶装置 |
| JPS6247897A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | 読み出し増幅器 |
| US5062079A (en) * | 1988-09-28 | 1991-10-29 | Kabushiki Kaisha Toshiba | MOS type random access memory with interference noise eliminator |
| JP2737475B2 (ja) * | 1991-08-29 | 1998-04-08 | 日本電気株式会社 | 半導体記憶装置 |
| KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
| US5361232A (en) * | 1992-11-18 | 1994-11-01 | Unisys Corporation | CMOS static RAM testability |
| US5511171A (en) * | 1993-02-26 | 1996-04-23 | 3Com Corporation | Apparatus for live bus insertion of add-on devices |
| US5511164A (en) * | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
| JPH11162176A (ja) * | 1997-11-27 | 1999-06-18 | Fujitsu Ltd | 半導体記憶装置 |
| KR100532439B1 (ko) * | 2003-06-04 | 2005-11-30 | 삼성전자주식회사 | 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 및 테스팅 방법 |
| KR100585090B1 (ko) * | 2003-06-04 | 2006-05-30 | 삼성전자주식회사 | 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 |
| JP6353668B2 (ja) * | 2014-03-03 | 2018-07-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4077031A (en) * | 1976-08-23 | 1978-02-28 | Texas Instruments Incorporated | High speed address buffer for semiconductor memory |
| US4099265A (en) * | 1976-12-22 | 1978-07-04 | Motorola, Inc. | Sense line balance circuit for static random access memory |
-
1980
- 1980-02-13 JP JP55016368A patent/JPS6027113B2/ja not_active Expired
-
1981
- 1981-02-12 GB GB8104415A patent/GB2071948B/en not_active Expired
- 1981-02-17 US US06/235,175 patent/US4379344A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2071948A (en) | 1981-09-23 |
| GB2071948B (en) | 1984-02-29 |
| US4379344A (en) | 1983-04-05 |
| JPS56114194A (en) | 1981-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6027113B2 (ja) | プリチャ−ジ装置 | |
| US4902907A (en) | Reset signal generating circuit | |
| US5155397A (en) | C-mos differential sense amplifier | |
| JPS5937895B2 (ja) | 遅延回路 | |
| JPS5856198B2 (ja) | 半導体記憶装置 | |
| JPH08274612A (ja) | 半導体装置 | |
| US4063118A (en) | MIS decoder providing non-floating outputs with short access time | |
| US4661728A (en) | Programmable logic array circuit | |
| EP0259861A1 (en) | Buffer circuit operable with reduced power consumption | |
| US4404545A (en) | Analog-to-digital converter of the dual slope type | |
| US4464581A (en) | Trigger pulse generator | |
| US4618786A (en) | Precharge circuit for enhancement mode memory circuits | |
| JPS6339214A (ja) | 入力バッファ回路 | |
| EP0170781B1 (en) | Mos dynamic memory device | |
| US4571503A (en) | Supply voltage level independent clock generator | |
| JPH0261894A (ja) | 非同期式メモリ | |
| US4611134A (en) | Bootstrap driving circuit | |
| JPH048876B2 (ja) | ||
| US6169423B1 (en) | Method and circuit for regulating the length of an ATD pulse signal | |
| JPS5987696A (ja) | センス率の制御装置 | |
| US5640083A (en) | Method and apparatus for improving power up time of flash eeprom memory arrays | |
| SU573884A1 (ru) | Логический элемент "не" | |
| JPS62252592A (ja) | 半導体記憶装置 | |
| JP2634861B2 (ja) | 電流センスアンプ回路 | |
| JPS61195362A (ja) | 電位保持回路 |