JPH048876B2 - - Google Patents
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- JPH048876B2 JPH048876B2 JP59189107A JP18910784A JPH048876B2 JP H048876 B2 JPH048876 B2 JP H048876B2 JP 59189107 A JP59189107 A JP 59189107A JP 18910784 A JP18910784 A JP 18910784A JP H048876 B2 JPH048876 B2 JP H048876B2
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- JP
- Japan
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- transistor
- power supply
- level
- internal signal
- refresh
- Prior art date
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- 230000005669 field effect Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000014759 maintenance of location Effects 0.000 description 10
- 230000006870 function Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は自動リフレツシユ機能を持つ半導体メ
モリに関するものである。
モリに関するものである。
（従来の技術）
自動リフレツシユ機能は、ダイナミツクメモリ
を外部のコントロール信号により、アクセス可能
状態と自動リフレツシユ状態を区分し、自動リフ
レツシユ状態では、半導体メモリ内に、リフレツ
シユタイマーを持ち、一定時間毎にリフレツシユ
開始信号を発生させ、メモリセルのリフレツシユ
を実行する。従つて、外部信号としては自動リフ
レツシユか否かをコントロールするのみでよく、
リフレツシユタイマーやアドレスをメモリに与え
る必要がなく、安価で低消費電力の半導体メモリ
を得ることができる。
を外部のコントロール信号により、アクセス可能
状態と自動リフレツシユ状態を区分し、自動リフ
レツシユ状態では、半導体メモリ内に、リフレツ
シユタイマーを持ち、一定時間毎にリフレツシユ
開始信号を発生させ、メモリセルのリフレツシユ
を実行する。従つて、外部信号としては自動リフ
レツシユか否かをコントロールするのみでよく、
リフレツシユタイマーやアドレスをメモリに与え
る必要がなく、安価で低消費電力の半導体メモリ
を得ることができる。
従来、このような半導体メモリの自動リフレツ
シユ状態のメモリの自動保持機能をテストするに
は長時間のテストが必要である。これは、ダイナ
ミツクメモリの大多数のセルの保持時間は常温で
10秒以上あり、１〜10ビツトのセルのみが保持の
最少値を決定することから、最低限でも、大多数
のセルの保持時間を超える時間、安全を見込めば
その２〜３倍の時間の自動保持テストを必要とす
ることとなる。
シユ状態のメモリの自動保持機能をテストするに
は長時間のテストが必要である。これは、ダイナ
ミツクメモリの大多数のセルの保持時間は常温で
10秒以上あり、１〜10ビツトのセルのみが保持の
最少値を決定することから、最低限でも、大多数
のセルの保持時間を超える時間、安全を見込めば
その２〜３倍の時間の自動保持テストを必要とす
ることとなる。
このよな自動保持機能をテストする代りに、内
部カウンターが発生するアドレスが全ビツトをリ
フレツシユするに必要なアドレスを発生している
こと、及びリフレツシユタイマーの周期を知るこ
とにより、その周期で予想される最大の保持時間
以上を各セルが情報を保持していることをテスト
すれば、短時間で自動保持テストを代行でき得
る。
部カウンターが発生するアドレスが全ビツトをリ
フレツシユするに必要なアドレスを発生している
こと、及びリフレツシユタイマーの周期を知るこ
とにより、その周期で予想される最大の保持時間
以上を各セルが情報を保持していることをテスト
すれば、短時間で自動保持テストを代行でき得
る。
各セルが一定の保持時間以上の保持機能を持つ
テストは、従来のダイナミツクメモリで実施され
ており問題なく実施可能であり、又内部アドレス
の発生テストは、特別な付加回路を付けることに
より、テスト可能である。しかしそのリフレツシ
ユタイマーの周期を測定することは、専用の端子
を設け内部リフレツシユの開始させるたびにその
端子から読み取る以外にないという欠点があつ
た。
テストは、従来のダイナミツクメモリで実施され
ており問題なく実施可能であり、又内部アドレス
の発生テストは、特別な付加回路を付けることに
より、テスト可能である。しかしそのリフレツシ
ユタイマーの周期を測定することは、専用の端子
を設け内部リフレツシユの開始させるたびにその
端子から読み取る以外にないという欠点があつ
た。
（発明の目的）
本発明の目的は、上記欠点を除去することによ
り、内部リフレツシユの周期を専用の端子を設け
ることなく、又実使用状態を制限することなくテ
ストできる機能を有する半導体メモリを提供する
ことにある。
り、内部リフレツシユの周期を専用の端子を設け
ることなく、又実使用状態を制限することなくテ
ストできる機能を有する半導体メモリを提供する
ことにある。
（発明の構成）
本発明の半導体メモリは、外部端子と電源間又
は二つの外部端子間に、１個又は複数個直列接続
されたダイオード接続の絶縁ゲート型電界効果ト
ランジスタからなる第１の回路と、ゲート電極が
前記電源レベル以上およびその電源レベル以下の
２値レベルを有しメモリのリフレツシユの周期に
同期する内部信号に接続された絶縁ゲート型電界
効果トランジスタからなる第２の回路とが直列に
接続されてなる内部信号検出回路を有することか
ら構成され、第２の回路の絶縁ゲート型電界効果
トランジスタが内部信号によつて、メモリのリフ
レツシユ時に導通可能な状態になるように制御さ
れる。
は二つの外部端子間に、１個又は複数個直列接続
されたダイオード接続の絶縁ゲート型電界効果ト
ランジスタからなる第１の回路と、ゲート電極が
前記電源レベル以上およびその電源レベル以下の
２値レベルを有しメモリのリフレツシユの周期に
同期する内部信号に接続された絶縁ゲート型電界
効果トランジスタからなる第２の回路とが直列に
接続されてなる内部信号検出回路を有することか
ら構成され、第２の回路の絶縁ゲート型電界効果
トランジスタが内部信号によつて、メモリのリフ
レツシユ時に導通可能な状態になるように制御さ
れる。
（実施例）
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例の要部を示す回
路図で、内部信号検出回路を示すものである。外
部端子T10と電源VCCの間にＮチヤネルMOSトラ
ンジスタ（以下、トランジスタという。）Q11，
Q12を接続する。トランジスタQ11は、ゲート電
極とドレイン電極を外部端子T10に接続すること
により、トランジスタQ11に電流はドレイン電極
よりソース電極へしか流れずMOSダイオードを
構成する。トランジスタQ11のソース電極と電源
VCCにトランジスタQ12のドレイン、ソース電極
を各々接続し、ゲート電極を内部信号φ1に接続
する。ここで内部信号φ1は電源電圧以上になる
信号とする。内部信号φ1が低レベルであればト
ランジスタQ12はオフ状態にあり、外部端子T10
と電源VCC間には電流は流れない。外部端子T10
より電源VCCへ電流が流れるのは、外部端子T10
が、VCC＋VTH（トランジスタのしきい値電圧。）
以上の電圧であつて、内部信号φ1が電極電圧VCC
以上になつている時である。外部端子T10から電
流が流れるのはそのレベルがVCC以上のレベルに
なつた時であり、電流が流れることにより外部端
子T10のレベルが低くなつたとしても、電源レベ
ル以下になることはないため、入力信号の“１”
レベルには変りはなく実使用にさしつかえはな
い。
路図で、内部信号検出回路を示すものである。外
部端子T10と電源VCCの間にＮチヤネルMOSトラ
ンジスタ（以下、トランジスタという。）Q11，
Q12を接続する。トランジスタQ11は、ゲート電
極とドレイン電極を外部端子T10に接続すること
により、トランジスタQ11に電流はドレイン電極
よりソース電極へしか流れずMOSダイオードを
構成する。トランジスタQ11のソース電極と電源
VCCにトランジスタQ12のドレイン、ソース電極
を各々接続し、ゲート電極を内部信号φ1に接続
する。ここで内部信号φ1は電源電圧以上になる
信号とする。内部信号φ1が低レベルであればト
ランジスタQ12はオフ状態にあり、外部端子T10
と電源VCC間には電流は流れない。外部端子T10
より電源VCCへ電流が流れるのは、外部端子T10
が、VCC＋VTH（トランジスタのしきい値電圧。）
以上の電圧であつて、内部信号φ1が電極電圧VCC
以上になつている時である。外部端子T10から電
流が流れるのはそのレベルがVCC以上のレベルに
なつた時であり、電流が流れることにより外部端
子T10のレベルが低くなつたとしても、電源レベ
ル以下になることはないため、入力信号の“１”
レベルには変りはなく実使用にさしつかえはな
い。
従つて、外部端子T10をアドレスあるいはWE
（ライトイネーブル）等の自動リフレツシユを制
御しない端子とし、内部信号φ1をリフレツシユ
時に電源レベル以上になる信号とすれば、端子
T10から電流が流れ出す時間を計ることによつて
リフレツシユの周期が測定できるようになる。特
に内部信号φ1は、リフレツシユ時のみ発生する
信号である必要はない。これは上記のように端子
T10より電流が流れても端子T10の論理レベルに
変化はないからである。
（ライトイネーブル）等の自動リフレツシユを制
御しない端子とし、内部信号φ1をリフレツシユ
時に電源レベル以上になる信号とすれば、端子
T10から電流が流れ出す時間を計ることによつて
リフレツシユの周期が測定できるようになる。特
に内部信号φ1は、リフレツシユ時のみ発生する
信号である必要はない。これは上記のように端子
T10より電流が流れても端子T10の論理レベルに
変化はないからである。
第２図は本発明の第２の実施例の要部を示す回
路図で、内部信号検出回路を示すものである。外
部端子T20と電源VCCとの間にトランジスタQ21，
Q22が接続され、特にトランジスタQ21は第１図
のトランジスタQ11と同様にMOSダイオード接続
になつている。トランジスタQ22はゲート電極以
外は第１図のトランジスタQ12と同様に接続され
ている。トランジスタQ22のゲート電極はMOSダ
イオード接続されたトランジスタQ23を介して電
源VCCに接続され、かつ結合容量C21により内部
信号φ2に接続されている。すなわち、本実施例
は、電源レベルの内部信号φ2を容量C21とトラン
ジスタQ23からなる昇圧回路を介してトランジス
タQ22のゲート電極に接続したものである。
路図で、内部信号検出回路を示すものである。外
部端子T20と電源VCCとの間にトランジスタQ21，
Q22が接続され、特にトランジスタQ21は第１図
のトランジスタQ11と同様にMOSダイオード接続
になつている。トランジスタQ22はゲート電極以
外は第１図のトランジスタQ12と同様に接続され
ている。トランジスタQ22のゲート電極はMOSダ
イオード接続されたトランジスタQ23を介して電
源VCCに接続され、かつ結合容量C21により内部
信号φ2に接続されている。すなわち、本実施例
は、電源レベルの内部信号φ2を容量C21とトラン
ジスタQ23からなる昇圧回路を介してトランジス
タQ22のゲート電極に接続したものである。
トランジスタQ22のゲート電位は、内部信号φ2
が“０”レベルならば電源VCCのレベルよりVTH
一段低い値いとなり、トランジスタQ22はオフ状
態となる。内部信号φ2か“１”レベルとなると
容量C21の結合により、トランジスタQ22のゲート
電位は電源レベル以上になりトランジスタQ22は
オン状態となる。従つて、第１図と同様、外部端
子T20がVCC以上のレベルであるならば、内部信
号φ2の“１”レベル、“０”レベル対応して外部
端子T20から電源VCCの電流の有、無が測定でき、
第１の実施例と同様にリフレツシユの周期を測定
可能とする。
が“０”レベルならば電源VCCのレベルよりVTH
一段低い値いとなり、トランジスタQ22はオフ状
態となる。内部信号φ2か“１”レベルとなると
容量C21の結合により、トランジスタQ22のゲート
電位は電源レベル以上になりトランジスタQ22は
オン状態となる。従つて、第１図と同様、外部端
子T20がVCC以上のレベルであるならば、内部信
号φ2の“１”レベル、“０”レベル対応して外部
端子T20から電源VCCの電流の有、無が測定でき、
第１の実施例と同様にリフレツシユの周期を測定
可能とする。
第３図は本発明の第３の実施例の要部を示す回
路図で、内部信号検出回路を示すものである。外
部端子T30，T31の間にダイオード接続された
MOSトランジスタQ31〜Q34の多段直列接続に、
トランジスタQ35が直列に接続されている。トラ
ンジスタQ35のゲート電極は、第１図の実施例と
同様に電源電圧以上になる内部信号φ3に接続さ
れている。
路図で、内部信号検出回路を示すものである。外
部端子T30，T31の間にダイオード接続された
MOSトランジスタQ31〜Q34の多段直列接続に、
トランジスタQ35が直列に接続されている。トラ
ンジスタQ35のゲート電極は、第１図の実施例と
同様に電源電圧以上になる内部信号φ3に接続さ
れている。
外部端子T30，T31間に電流が流れる条件は両
端子間の電位差はMOSダイオードの直列接続に
よるしきい値電圧VTH以上の電位差があり、かつ
内部信号φ3が“１”レベルである時である。こ
のことからMOSダイオード直列接続の段数を適
当に選ぶことにより、実使用時に両端子T30，
T31間に電流が流れず、一定の電位差以上の電圧
を与えると電流が流れ得るようにすることができ
る。従つて、内部信号φ3の“１”、“０”レベル
によつて端子間電流を制御でき内部リフレツシユ
周期が測定できるようになる。
端子間の電位差はMOSダイオードの直列接続に
よるしきい値電圧VTH以上の電位差があり、かつ
内部信号φ3が“１”レベルである時である。こ
のことからMOSダイオード直列接続の段数を適
当に選ぶことにより、実使用時に両端子T30，
T31間に電流が流れず、一定の電位差以上の電圧
を与えると電流が流れ得るようにすることができ
る。従つて、内部信号φ3の“１”、“０”レベル
によつて端子間電流を制御でき内部リフレツシユ
周期が測定できるようになる。
なお、第１図、２図に示された実施例では
MOSダイオード接続は１段のみを使用した例で
あるが、MOSトランジスタのしきい値電圧VTHの
値によつては第３図に示された実施例のように直
列多段接続を使用することも可能である。
MOSダイオード接続は１段のみを使用した例で
あるが、MOSトランジスタのしきい値電圧VTHの
値によつては第３図に示された実施例のように直
列多段接続を使用することも可能である。
又、上記実施例においては、トランジスタとし
てＮチヤンネルMOSトランジスタを用いたが、
これは他の絶縁ゲート型電界効果トランジスタに
ついても同様である。
てＮチヤンネルMOSトランジスタを用いたが、
これは他の絶縁ゲート型電界効果トランジスタに
ついても同様である。
（発明の効果）
以上、詳細説明したとおり、本発明の半導体メ
モリは上記の内部信号検出回路を有するので、内
部リフレツシユの周期を専用の端子を設けること
なく、又実使用状態を制限することなくテストが
可能であるという効果を有する。
モリは上記の内部信号検出回路を有するので、内
部リフレツシユの周期を専用の端子を設けること
なく、又実使用状態を制限することなくテストが
可能であるという効果を有する。
第１図、第２図及び第３図はそれぞれ本発明の
第１、第２及び第３の実施例の要部を示す回路図
である。 Q11，Q12，Q21〜Q23，Q31〜Q35……Ｎチヤネ
ルMOSトランジスタ、T10，T20，T30，T31……
外部端子、φ1，φ2，φ3……内部信号。
第１、第２及び第３の実施例の要部を示す回路図
である。 Q11，Q12，Q21〜Q23，Q31〜Q35……Ｎチヤネ
ルMOSトランジスタ、T10，T20，T30，T31……
外部端子、φ1，φ2，φ3……内部信号。
Claims (1)
- １ 外部端子と電源間又は二つの外部端子間に、
１個又は複数個直列接続されたダイオード接続の
絶縁ゲート型電界効果トランジスタからなる第１
の回路と、ゲート電極が前記電源レベル以上およ
びその電源レベル以下の２値レベルを有しメモリ
のリフレツシユの周期に同期する内部信号に接続
された絶縁ゲート型電界効果トランジスタからな
る第２の回路とが直列に接続されてなり、前記第
２の回路の絶縁ゲート型電界効果トランジスタが
前記内部信号によつて、メモリのリフレツシユ時
に導通可能な状態になるように制御される内部信
号検出回路を有することを特徴とする半導体メモ
リ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189107A JPS6166295A (ja) | 1984-09-10 | 1984-09-10 | 半導体メモリ |
| EP85111433A EP0174638B1 (en) | 1984-09-10 | 1985-09-10 | Integrated circuit with function of monitoring an internal signal |
| US06/774,430 US4807197A (en) | 1984-09-10 | 1985-09-10 | Integrated circuit with function of monitoring an internal signal |
| DE8585111433T DE3585760D1 (de) | 1984-09-10 | 1985-09-10 | Integrierte schaltung mit einer ueberwachungsfunktion eines internen signales. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189107A JPS6166295A (ja) | 1984-09-10 | 1984-09-10 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6166295A JPS6166295A (ja) | 1986-04-05 |
| JPH048876B2 true JPH048876B2 (ja) | 1992-02-18 |
Family
ID=16235481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189107A Granted JPS6166295A (ja) | 1984-09-10 | 1984-09-10 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4807197A (ja) |
| EP (1) | EP0174638B1 (ja) |
| JP (1) | JPS6166295A (ja) |
| DE (1) | DE3585760D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807196A (en) * | 1986-03-24 | 1989-02-21 | Nec Corporation | Refresh address counter test control circuit for dynamic random access memory system |
| JP3225533B2 (ja) * | 1991-04-11 | 2001-11-05 | 日本電気株式会社 | ダイナミック型半導体メモリ装置 |
| JPH04372790A (ja) * | 1991-06-21 | 1992-12-25 | Sharp Corp | 半導体記憶装置 |
| KR100372245B1 (ko) * | 1995-08-24 | 2004-02-25 | 삼성전자주식회사 | 워드라인순차제어반도체메모리장치 |
| AU1075599A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Dram core refresh with reduced spike current |
| DE102006020098A1 (de) * | 2006-04-29 | 2007-10-31 | Infineon Technologies Ag | Speicherschaltung und Verfahren zum Auffrischen von dynamischen Speicherzellen |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972153A (ja) * | 1982-10-18 | 1984-04-24 | Toshiba Corp | 半導体集積回路装置 |
| JPS59104795A (ja) * | 1982-12-06 | 1984-06-16 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4145760A (en) * | 1978-04-11 | 1979-03-20 | Ncr Corporation | Memory device having a reduced number of pins |
| JPS55150192A (en) * | 1979-05-08 | 1980-11-21 | Nec Corp | Memory unit |
| JPS5835783A (ja) * | 1981-08-24 | 1983-03-02 | Fujitsu Ltd | 半導体メモリ |
-
1984
- 1984-09-10 JP JP59189107A patent/JPS6166295A/ja active Granted
-
1985
- 1985-09-10 DE DE8585111433T patent/DE3585760D1/de not_active Expired - Fee Related
- 1985-09-10 US US06/774,430 patent/US4807197A/en not_active Expired - Fee Related
- 1985-09-10 EP EP85111433A patent/EP0174638B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972153A (ja) * | 1982-10-18 | 1984-04-24 | Toshiba Corp | 半導体集積回路装置 |
| JPS59104795A (ja) * | 1982-12-06 | 1984-06-16 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0174638A2 (en) | 1986-03-19 |
| EP0174638B1 (en) | 1992-04-01 |
| DE3585760D1 (de) | 1992-05-07 |
| JPS6166295A (ja) | 1986-04-05 |
| EP0174638A3 (en) | 1989-09-13 |
| US4807197A (en) | 1989-02-21 |
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