JP2544912B2 - ダイナミツクランダムアクセスメモリの入力回路 - Google Patents
ダイナミツクランダムアクセスメモリの入力回路Info
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- JP2544912B2 JP2544912B2 JP61156508A JP15650886A JP2544912B2 JP 2544912 B2 JP2544912 B2 JP 2544912B2 JP 61156508 A JP61156508 A JP 61156508A JP 15650886 A JP15650886 A JP 15650886A JP 2544912 B2 JP2544912 B2 JP 2544912B2
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- signal
- internal
- channel mos
- mos transistor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミックランダムアクセスメモリの入
力回路に関し、特に内部回路の電源投入時に、この電源
から内部回路に過大な異常電流が流れるのを防止するこ
とができる入力回路に関するものである。
力回路に関し、特に内部回路の電源投入時に、この電源
から内部回路に過大な異常電流が流れるのを防止するこ
とができる入力回路に関するものである。
［従来の技術］ ダイナミックランダムアクセスメモリ（以下、DRAMと
略記する）の内部回路のメモリ動作（Read,Writeなど）
は、このDRAMに外部から与えられる外部行アドレススト
ローブ（▲▼）信号を“L"レベルにすることによ
り、内部回路が活性化されて開始される。或るメモリ動
作が終了した後、新たに次のメモリ動作を開始させるた
めには、外部▲▼信号を一旦“H"レベルにして内
部回路のプリチャージを行なう必要がある。
略記する）の内部回路のメモリ動作（Read,Writeなど）
は、このDRAMに外部から与えられる外部行アドレススト
ローブ（▲▼）信号を“L"レベルにすることによ
り、内部回路が活性化されて開始される。或るメモリ動
作が終了した後、新たに次のメモリ動作を開始させるた
めには、外部▲▼信号を一旦“H"レベルにして内
部回路のプリチャージを行なう必要がある。
第３図は、従来のDRAMの外部▲▼信号の入力回
路を示す図である。
路を示す図である。
初めにこの入力回路の構成について説明する。図にお
いて、１は外部から外部▲▼信号を入力するため
の入力端子である。入力端子１はｐチャンネルMOSトラ
ンジスタ２およびｎチャンネルMOSトランジスタ３のゲ
ートに接続される。ｐチャンネルMOSトランジスタ２の
一方電極は内部回路の電源Vccに接続され、その他方電
極はｎチャンネルMOSトランジスタ３の一方電極に接続
される。ｎチャンネルMOSトランジスタ３の他方電極は
接地GNDに接続される。ｐチャンネルMOSトランジスタ２
とｎチャンネルMOSトランジスタ３とは、外部▲
▼信号を入力として、ｐチャンネルMOSトランジスタ２
の他方電極とｎチャンネルMOSトランジスタ３の一方電
極との接続点から内部回路のメモリ動作とプリチャージ
動作とを規定する内部RAS信号を出力するインバータを
構成する。
いて、１は外部から外部▲▼信号を入力するため
の入力端子である。入力端子１はｐチャンネルMOSトラ
ンジスタ２およびｎチャンネルMOSトランジスタ３のゲ
ートに接続される。ｐチャンネルMOSトランジスタ２の
一方電極は内部回路の電源Vccに接続され、その他方電
極はｎチャンネルMOSトランジスタ３の一方電極に接続
される。ｎチャンネルMOSトランジスタ３の他方電極は
接地GNDに接続される。ｐチャンネルMOSトランジスタ２
とｎチャンネルMOSトランジスタ３とは、外部▲
▼信号を入力として、ｐチャンネルMOSトランジスタ２
の他方電極とｎチャンネルMOSトランジスタ３の一方電
極との接続点から内部回路のメモリ動作とプリチャージ
動作とを規定する内部RAS信号を出力するインバータを
構成する。
第４図は、この入力回路の信号波形図である。
次に、この入力回路の動作について第４図を参照して
説明する。外部▲▼信号が“L"レベルの状態で内
部回路の電源Vccが投入されたとき、電源Vccが立ち上が
ると直ちに内部RAS信号は“L"レベルから“H"レベルに
立ち上がる。
説明する。外部▲▼信号が“L"レベルの状態で内
部回路の電源Vccが投入されたとき、電源Vccが立ち上が
ると直ちに内部RAS信号は“L"レベルから“H"レベルに
立ち上がる。
［発明が解決しようとする問題点］ このような従来のDRAMの入力回路においては、内部回
路の電源Vccが投入された直後に内部RAS信号が直ちに
“H"レベルに立ち上がると、内部回路がまだ十分にプリ
チャージされていないので、この電源Vccから内部回路
に過大な異常電流が流れる可能性があるという問題点が
あった。
路の電源Vccが投入された直後に内部RAS信号が直ちに
“H"レベルに立ち上がると、内部回路がまだ十分にプリ
チャージされていないので、この電源Vccから内部回路
に過大な異常電流が流れる可能性があるという問題点が
あった。
この発明は上記のような問題点を解消するためになさ
れたもので、外部▲▼信号が“L"レベルの状態で
内部回路の電源が投入されても、この電源から内部回路
に過大な異常電流が流れるのを防止することができるDR
AMの入力回路を得ることを目的とする。
れたもので、外部▲▼信号が“L"レベルの状態で
内部回路の電源が投入されても、この電源から内部回路
に過大な異常電流が流れるのを防止することができるDR
AMの入力回路を得ることを目的とする。
［問題点を解決するための手段］ この発明に係るDRAMの入力回路は、入力バッファ手
段、パルス発生手段および禁止手段を備える。
段、パルス発生手段および禁止手段を備える。
入力バッファ手段は、外部行アドレスストローブ信号
の状態に応じて、その信号が活性状態にあるときはメモ
リ動作を行ない、非活性状態にあるときはプリチャージ
動作を行なうように内部回路の動作を規定する内部行ア
ドレスストローブ信号を生成するためのものである。
の状態に応じて、その信号が活性状態にあるときはメモ
リ動作を行ない、非活性状態にあるときはプリチャージ
動作を行なうように内部回路の動作を規定する内部行ア
ドレスストローブ信号を生成するためのものである。
パルス発生手段は、内部回路の電源投入時に、電源投
入に伴う電源電圧の増加に応答して、パルス幅が内部回
路のプリチャージ動作に要する時間よりも長いパルスを
発生する。
入に伴う電源電圧の増加に応答して、パルス幅が内部回
路のプリチャージ動作に要する時間よりも長いパルスを
発生する。
前記禁止手段は、パルスが発生している期間は、入力
バッファ手段による内部行アドレスストローブ信号の活
性化を禁止する。
バッファ手段による内部行アドレスストローブ信号の活
性化を禁止する。
この発明に係るDRAMは、内部回路の電源投入後、少な
くとも内部回路のプリチャージ動作が終了するまでは、
外部行アドレスストローブ信号の状態にかかわらず、内
部回路がプリチャージ動作のみを行なうようにしたこと
を特徴とする。
くとも内部回路のプリチャージ動作が終了するまでは、
外部行アドレスストローブ信号の状態にかかわらず、内
部回路がプリチャージ動作のみを行なうようにしたこと
を特徴とする。
［作用］ この発明においては、電源投入後、パルス幅が内部回
路のプリチャージ動作に要する時間よりも長いパルスが
パルス発生手段によって発生される。
路のプリチャージ動作に要する時間よりも長いパルスが
パルス発生手段によって発生される。
そして、そのパルスに応答して、禁止手段が、入力バ
ッファ手段による内部行アドレスストローブ信号の活性
化を禁止する。すなわち、そのパルスが発生している
間、内部行アドレスストローブ信号は、外部行アドレス
ストローブ信号の状態にかかわらず非活性状態となる。
ッファ手段による内部行アドレスストローブ信号の活性
化を禁止する。すなわち、そのパルスが発生している
間、内部行アドレスストローブ信号は、外部行アドレス
ストローブ信号の状態にかかわらず非活性状態となる。
内部回路は、その動作を内部行アドレスストローブ信
号によって規定され、内部行アドレスストローブ信号が
活性状態にあるときはメモリ動作を行ない、内部行アド
レスストローブ信号が非活性状態にあるときはプリチャ
ージ動作を行なう。
号によって規定され、内部行アドレスストローブ信号が
活性状態にあるときはメモリ動作を行ない、内部行アド
レスストローブ信号が非活性状態にあるときはプリチャ
ージ動作を行なう。
したがって、電源投入時において、内部回路のプリチ
ャージ動作が終了するまでの期間は、内部回路は外部行
アドレスストローブ信号状態に無関係にプリチャージ動
作を行ない、メモリ動作は行なわない。
ャージ動作が終了するまでの期間は、内部回路は外部行
アドレスストローブ信号状態に無関係にプリチャージ動
作を行ない、メモリ動作は行なわない。
［実施例］ 以下、この発明の実施例を図について説明する。な
お、この実施例の説明において従来の技術の説明と重複
する部分については適宜その説明を省略する。
お、この実施例の説明において従来の技術の説明と重複
する部分については適宜その説明を省略する。
第１図は、この発明の実施例であるDRAMの外部▲
▼信号の入力回路を示す図である。この実施例の構成
が第３図の入力回路の構成と異なる点は以下の点であ
る。すなわち、ｐチャンネルMOSトランジスタ４の一方
電極は内部回路の電源Vccに接続され、その他方電極は
ｎチャンネルMOSトランジスタ２の一方電極に接続され
る。ｎチャンネルMOSトランジスタ５の一方電極はｐチ
ャンネルMOSトランジスタ２の他方電極とｎチャンネルM
OSトランジスタ３の一方電極との接続点に接続され、ｎ
チャンネルMOSトランジスタ５の他方電極は接地GNDに接
続される。また、抵抗６の一方端は内部回路の電源Vcc
に接続され、その他方端はノード７を介してコンデンサ
８の一方電極に接続される。コンデンサ８の他方電極は
接地GNDに接続される。ノード７はｐチャンネルMOSトラ
ンジスタ９およびｎチャンネルMOSトランジスタ10のゲ
ートに接続される。ｐチャンネルMOSトランジスタ９の
一方電極は内部回路の電源Vccに接続され、その他方電
極はｎチャンネルMOSトランジスタ10の一方電極に接続
される。ｎチャンネルMOSトランジスタ10の他方電極は
接地GNDに接続される。ｐチャンネルMOSトランジスタ９
の他方電極とｎチャンネルMOSトランジスタ10の一方電
極との接続点は、ｐチャンネルMOSトランジスタ４およ
びｎチャンネルMOSトランジスタ５のゲートに接続され
る。ｐチャンネルMOSトランジスタ９とｎチャンネルMOS
トランジスタ10とはインバータを構成し、このインバー
タと抵抗６とコンデンサ８とは▲▼信号を出力す
るパルス発生回路30を構成する。ｐチャンネルMOSトラ
ンジスタ２とｎチャンネルMOSトランジスタ３とｐチャ
ンネルMOSトランジスタ４とｎチャンネルMOSトランジス
タ５とは、外部▲▼信号，▲▼信号を入力
として、ｐチャンネルMOSトランジスタ２の他方電極と
ｎチャンネルMOSトランジスタ３の一方電極との接続点
と、ｎチャンネルMOSトランジスタ５の一方電極との接
続点から内部RAS信号を出力するNORゲートを構成し、こ
の内部RAS信号は内部回路へ伝達される。
▼信号の入力回路を示す図である。この実施例の構成
が第３図の入力回路の構成と異なる点は以下の点であ
る。すなわち、ｐチャンネルMOSトランジスタ４の一方
電極は内部回路の電源Vccに接続され、その他方電極は
ｎチャンネルMOSトランジスタ２の一方電極に接続され
る。ｎチャンネルMOSトランジスタ５の一方電極はｐチ
ャンネルMOSトランジスタ２の他方電極とｎチャンネルM
OSトランジスタ３の一方電極との接続点に接続され、ｎ
チャンネルMOSトランジスタ５の他方電極は接地GNDに接
続される。また、抵抗６の一方端は内部回路の電源Vcc
に接続され、その他方端はノード７を介してコンデンサ
８の一方電極に接続される。コンデンサ８の他方電極は
接地GNDに接続される。ノード７はｐチャンネルMOSトラ
ンジスタ９およびｎチャンネルMOSトランジスタ10のゲ
ートに接続される。ｐチャンネルMOSトランジスタ９の
一方電極は内部回路の電源Vccに接続され、その他方電
極はｎチャンネルMOSトランジスタ10の一方電極に接続
される。ｎチャンネルMOSトランジスタ10の他方電極は
接地GNDに接続される。ｐチャンネルMOSトランジスタ９
の他方電極とｎチャンネルMOSトランジスタ10の一方電
極との接続点は、ｐチャンネルMOSトランジスタ４およ
びｎチャンネルMOSトランジスタ５のゲートに接続され
る。ｐチャンネルMOSトランジスタ９とｎチャンネルMOS
トランジスタ10とはインバータを構成し、このインバー
タと抵抗６とコンデンサ８とは▲▼信号を出力す
るパルス発生回路30を構成する。ｐチャンネルMOSトラ
ンジスタ２とｎチャンネルMOSトランジスタ３とｐチャ
ンネルMOSトランジスタ４とｎチャンネルMOSトランジス
タ５とは、外部▲▼信号，▲▼信号を入力
として、ｐチャンネルMOSトランジスタ２の他方電極と
ｎチャンネルMOSトランジスタ３の一方電極との接続点
と、ｎチャンネルMOSトランジスタ５の一方電極との接
続点から内部RAS信号を出力するNORゲートを構成し、こ
の内部RAS信号は内部回路へ伝達される。
なお、このNORゲートにおいては、トランジスタ２お
よび３によって入力バッファ手段が構成され、トランジ
スタ４および５によって、入力バッファ手段において内
部RAS信号の生成を禁止するための禁止手段が構成され
る。
よび３によって入力バッファ手段が構成され、トランジ
スタ４および５によって、入力バッファ手段において内
部RAS信号の生成を禁止するための禁止手段が構成され
る。
第２図は、この入力回路の信号波形図である。
次にこの入力回路の動作を第２図を参照して説明す
る。外部から入力される外部▲▼信号が“L"レベ
ルに保持されているとき、内部回路の電源Vccが投入さ
れ電源Vccが時刻T0において立ち上がると、内部回路の
プリチャージが開始され、ノード７の電圧は抵抗６の抵
抗値Ｒとコンデンサ８の容量Ｃとから決まる時定数の効
果により徐々に“H"レベルに立ち上がる。▲▼信
号の電圧は、このノード７の電圧がｐチャンネルMOSト
ランジスタ9,nチャンネルMOSトランジスタ10のしきい値
電圧を越えるまで電源Vccの立ち上がりに比例して上昇
し、しきい値電圧を越える時刻T1以降は立ち下がる。▲
▼信号の電圧がｐチャンネルMOSトランジスタ4,n
チャンネルMOSトランジスタ５のしきい値電圧より下が
る時刻T2において、ｎチャンネルMOSトランジスタ５が
オフしｐチャンネルMOSトランジスタ４がオンすること
によって内部RAS信号の電圧が“H"レベルに立ち上が
り、内部回路のメモリ動作が開始される。電源Vccが立
ち上がる時刻T0から内部RAS信号が“H"レベルに立ち上
がる時刻T2までの時間は、抵抗６の抵抗値Ｒとコンデン
サ８の容量Ｃとから決まる時定数を適当に選択すること
によって内部回路の上記時刻T0からのプリチャージに要
する時間よりも長く設定することができ、外部▲
▼信号が“L"レベルの状態で内部回路の電源Vccが投入
されても、少なくとも内部回路のプリチャージが終了す
るまでは内部RAS信号を所定パルス幅の▲▼信号
によって“L"レベルに保持することができる。このた
め、内部回路の電源Vcc投入時にこの電源Vccから内部回
路に過大な異常電流が流れることがなくなる。
る。外部から入力される外部▲▼信号が“L"レベ
ルに保持されているとき、内部回路の電源Vccが投入さ
れ電源Vccが時刻T0において立ち上がると、内部回路の
プリチャージが開始され、ノード７の電圧は抵抗６の抵
抗値Ｒとコンデンサ８の容量Ｃとから決まる時定数の効
果により徐々に“H"レベルに立ち上がる。▲▼信
号の電圧は、このノード７の電圧がｐチャンネルMOSト
ランジスタ9,nチャンネルMOSトランジスタ10のしきい値
電圧を越えるまで電源Vccの立ち上がりに比例して上昇
し、しきい値電圧を越える時刻T1以降は立ち下がる。▲
▼信号の電圧がｐチャンネルMOSトランジスタ4,n
チャンネルMOSトランジスタ５のしきい値電圧より下が
る時刻T2において、ｎチャンネルMOSトランジスタ５が
オフしｐチャンネルMOSトランジスタ４がオンすること
によって内部RAS信号の電圧が“H"レベルに立ち上が
り、内部回路のメモリ動作が開始される。電源Vccが立
ち上がる時刻T0から内部RAS信号が“H"レベルに立ち上
がる時刻T2までの時間は、抵抗６の抵抗値Ｒとコンデン
サ８の容量Ｃとから決まる時定数を適当に選択すること
によって内部回路の上記時刻T0からのプリチャージに要
する時間よりも長く設定することができ、外部▲
▼信号が“L"レベルの状態で内部回路の電源Vccが投入
されても、少なくとも内部回路のプリチャージが終了す
るまでは内部RAS信号を所定パルス幅の▲▼信号
によって“L"レベルに保持することができる。このた
め、内部回路の電源Vcc投入時にこの電源Vccから内部回
路に過大な異常電流が流れることがなくなる。
なお、上記実施例では、CMOS構成の入力回路について
示したが、入力回路はn MOS構成またはp MOS構成にして
もよく、これらの場合にも上記実施例と同様の効果を奏
する。
示したが、入力回路はn MOS構成またはp MOS構成にして
もよく、これらの場合にも上記実施例と同様の効果を奏
する。
［発明の効果］ 以上のようにこの発明によれば、DRAMの入力回路にお
いて、内部回路の電源投入時に、パルス発生手段によ
り、パルス幅が内部回路のプリチャージに要する時間よ
りも長いパルスが発生される。そして、禁止手段によ
り、上記パルスに応答して、少なくとも内部回路のプリ
チャージ動作が終了するまでは、入力バッファ手段にお
ける内部RAS信号の生成が禁止されるようにした。
いて、内部回路の電源投入時に、パルス発生手段によ
り、パルス幅が内部回路のプリチャージに要する時間よ
りも長いパルスが発生される。そして、禁止手段によ
り、上記パルスに応答して、少なくとも内部回路のプリ
チャージ動作が終了するまでは、入力バッファ手段にお
ける内部RAS信号の生成が禁止されるようにした。
このため、外部▲▼信号が“L"レベルの状態で
内部回路の電源が投入されても、少なくとも内部回路の
プリチャージ動作が終了するまでは内部RAS信号が“L"
レベルに保持される。
内部回路の電源が投入されても、少なくとも内部回路の
プリチャージ動作が終了するまでは内部RAS信号が“L"
レベルに保持される。
したがって、内部回路の電源投入時にその電源から内
部回路に過大な異常電流が流れることを防止することが
できる。さらに特徴的には、DRAMにおいて、入力バッフ
ァ手段における外部▲▼信号の受付けを、電源投
入時から一定期間禁止することにより、すべての内部回
路のメモリ動作をプリチャージ動作の終了まで禁止する
ことができる。このため、すべての内部回路において、
過大な異常電流が流れることを防止することができる。
部回路に過大な異常電流が流れることを防止することが
できる。さらに特徴的には、DRAMにおいて、入力バッフ
ァ手段における外部▲▼信号の受付けを、電源投
入時から一定期間禁止することにより、すべての内部回
路のメモリ動作をプリチャージ動作の終了まで禁止する
ことができる。このため、すべての内部回路において、
過大な異常電流が流れることを防止することができる。
第１図は、この発明の実施例であるDRAMの外部▲
▼信号の入力回路を示す図である。 第２図は、第１図の入力回路の信号波形図である。 第３図は、従来のDRAMの外部▲▼信号の入力回路
を示す図である。 第４図は、第３図の入力回路の信号波形図である。 図において、2,4,9はｐチャンネルMOSトランジスタ、3,
5,10はｎチャンネルMOSトランジスタ、６は抵抗、７は
ノード、８はコンデンサ、20はNORゲート、30はパルス
発生回路である。 なお、各図中同一符号は同一または相当部分を示す。
▼信号の入力回路を示す図である。 第２図は、第１図の入力回路の信号波形図である。 第３図は、従来のDRAMの外部▲▼信号の入力回路
を示す図である。 第４図は、第３図の入力回路の信号波形図である。 図において、2,4,9はｐチャンネルMOSトランジスタ、3,
5,10はｎチャンネルMOSトランジスタ、６は抵抗、７は
ノード、８はコンデンサ、20はNORゲート、30はパルス
発生回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】外部行アドレスストローブ信号の状態に応
じて、その信号が活性状態にあるときはメモリ動作を行
ない、非活性状態にあるときはプリチャージ動作を行な
うように内部回路の動作を規定する内部行アドレススト
ローブ信号を生成する入力バッファ手段と、 前記内部回路の電源投入時に、電源投入に伴う電源電圧
の増加に応答して、パルス幅が前記内部回路のプリチャ
ージ動作に要する時間よりも長いパルスを発生するパル
ス発生手段と、 前記パルスが発生している期間は、前記入力バッファ手
段による前記内部行アドレスストローブ信号の活性化を
禁止する禁止手段とを備え、 前記内部回路の電源投入後、少なくとも前記内部回路の
プリチャージ動作が終了するまでは、前記外部行アドレ
スストローブ信号の状態にかかわらず、前記内部回路が
プリチャージ動作のみを行なうようにしたことを特徴と
する、ダイナミックランダムアクセスメモリの入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156508A JP2544912B2 (ja) | 1986-07-01 | 1986-07-01 | ダイナミツクランダムアクセスメモリの入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156508A JP2544912B2 (ja) | 1986-07-01 | 1986-07-01 | ダイナミツクランダムアクセスメモリの入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310397A JPS6310397A (ja) | 1988-01-16 |
| JP2544912B2 true JP2544912B2 (ja) | 1996-10-16 |
Family
ID=15629296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156508A Expired - Lifetime JP2544912B2 (ja) | 1986-07-01 | 1986-07-01 | ダイナミツクランダムアクセスメモリの入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544912B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2772530B2 (ja) * | 1988-12-05 | 1998-07-02 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH06324134A (ja) * | 1993-05-14 | 1994-11-25 | Taiyo Musen Kk | 船舶安全管理システム |
| KR100342979B1 (ko) * | 1998-09-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 반도체장치의파워리셋회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836435B2 (ja) * | 1978-10-31 | 1983-08-09 | 松下電器産業株式会社 | 半導体メモリ回路 |
| JPS5641328U (ja) * | 1979-09-05 | 1981-04-16 |
-
1986
- 1986-07-01 JP JP61156508A patent/JP2544912B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310397A (ja) | 1988-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |