JP2772530B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置に関し、特に、基板
バイアス発生回路を内蔵する半導体集積回路装置に関す
る。
バイアス発生回路を内蔵する半導体集積回路装置に関す
る。
［従来の技術］ 基板バイアス発生回路を備えた半導体集積回路装置の
一例としてCMOS構造の半導体メモリがある。
一例としてCMOS構造の半導体メモリがある。
上記半導体集積回路装置はメモリ部と周辺回路部より
構成されており、CMOS構造を有している。また、メモリ
部はＰ型基板に形成された回路を有しており、その各ノ
ードはPN接合となる。このPN接合のＮ層の電位が、前記
回路に入力される信号のアンダーシュート等により低下
した場合、次のようなことが起こる。すなわち、上記PN
接合には順バイアス電圧がかかることになり、PN接合部
に本来流れるべきでない電流が流れる。これによって、
たとえばメモリセル情報が破壊されるというような危険
性があった。
構成されており、CMOS構造を有している。また、メモリ
部はＰ型基板に形成された回路を有しており、その各ノ
ードはPN接合となる。このPN接合のＮ層の電位が、前記
回路に入力される信号のアンダーシュート等により低下
した場合、次のようなことが起こる。すなわち、上記PN
接合には順バイアス電圧がかかることになり、PN接合部
に本来流れるべきでない電流が流れる。これによって、
たとえばメモリセル情報が破壊されるというような危険
性があった。
このような内部回路の誤動作を防止するためにＰ型基
板に負電位を与えPN接合部を常に逆バイアス状態とする
ことが考えられた。このための負電位を供給するために
設けられた回路が基板バイアス発生回路である。
板に負電位を与えPN接合部を常に逆バイアス状態とする
ことが考えられた。このための負電位を供給するために
設けられた回路が基板バイアス発生回路である。
第４図は、上記のような基板バイアス発生回路を搭載
したCMOS構造の従来の半導体集積回路装置の断面構造を
示す図である。この第４図における半導体集積回路装置
には、第５図の等価回路で示されるようなCMOSインバー
タが形成されている。第４図において、Ｐ型半導体基板
１にはＮ型ウェル２が形成され、このＮ型ウェル２内に
おいてＰチャネル型MOSトランジスタPQが形成されてい
る。このＰチャネル型MOSトランジスタPQは、ソースお
よびドレインとなるP+拡散層３および４と、これらP+拡
散層３および４の間の領域であってＮ型ウェル２の表面
上に形成されたゲート絶縁膜５と、このゲート絶縁膜５
の上に形成されたゲート電極６とを含む。一方、Ｐ型半
導体基板１においてＮ型ウェル２が形成された以外の部
分には、Ｎチャネル型MOSトランジスタNQが形成され
る。このＮ型チャネルMOSトランジスタNQは、ソースお
よびドレインとなるN+拡散層７および８と、これらN+拡
散層７および８の間の領域であってＰ型導体基板１の表
面上に形成されたゲート絶縁膜９と、このゲート絶縁膜
９の上に形成されたゲート電極10とを含む。ゲート電極
６および10は入力端子に接続される。また、P+拡散層３
およびN+拡散層８は出力端子に接続される。また、P+拡
散層４には電源電圧Vccが印加され、N+拡散層７には接
地電圧Vssが印加される。さらに、Ｎ型ウェル２にはN+
拡散層11を介して電源電圧Vccが印加される。
したCMOS構造の従来の半導体集積回路装置の断面構造を
示す図である。この第４図における半導体集積回路装置
には、第５図の等価回路で示されるようなCMOSインバー
タが形成されている。第４図において、Ｐ型半導体基板
１にはＮ型ウェル２が形成され、このＮ型ウェル２内に
おいてＰチャネル型MOSトランジスタPQが形成されてい
る。このＰチャネル型MOSトランジスタPQは、ソースお
よびドレインとなるP+拡散層３および４と、これらP+拡
散層３および４の間の領域であってＮ型ウェル２の表面
上に形成されたゲート絶縁膜５と、このゲート絶縁膜５
の上に形成されたゲート電極６とを含む。一方、Ｐ型半
導体基板１においてＮ型ウェル２が形成された以外の部
分には、Ｎチャネル型MOSトランジスタNQが形成され
る。このＮ型チャネルMOSトランジスタNQは、ソースお
よびドレインとなるN+拡散層７および８と、これらN+拡
散層７および８の間の領域であってＰ型導体基板１の表
面上に形成されたゲート絶縁膜９と、このゲート絶縁膜
９の上に形成されたゲート電極10とを含む。ゲート電極
６および10は入力端子に接続される。また、P+拡散層３
およびN+拡散層８は出力端子に接続される。また、P+拡
散層４には電源電圧Vccが印加され、N+拡散層７には接
地電圧Vssが印加される。さらに、Ｎ型ウェル２にはN+
拡散層11を介して電源電圧Vccが印加される。
上記のような構造において、半導体基板１の上には基
板バイアス発生回路（以下、VBB発生回路と称す）12が
形成される。このVBB発生回路12は、電源電圧Vccが投入
される負の電圧を発生する。この負の電圧は半導体基板
１に与えられる。したがって、電源投入後はＰ型半導体
基板１とそれに接するＮ層との間が逆バイアス状態とさ
れ、前述のような不都合が解消される。
板バイアス発生回路（以下、VBB発生回路と称す）12が
形成される。このVBB発生回路12は、電源電圧Vccが投入
される負の電圧を発生する。この負の電圧は半導体基板
１に与えられる。したがって、電源投入後はＰ型半導体
基板１とそれに接するＮ層との間が逆バイアス状態とさ
れ、前述のような不都合が解消される。
ところで、電源電圧Vccの投入直後においては、Ｐ型
半導体基板１とＮ型ウェル２との間の接合容量Ｃにより
Ｐ型半導体基板１の電位が押し上げられる。しかし、V
BB発生回路12はその電流駆動能力が比較的小さいため、
半導体基板１の電位の上昇を速やかに押え込むことがで
きない。ここで、電源電圧Vccと接地電圧Vssとの間に
は、第６図に示すようなＰ層とＮ層を交互に４層重ねた
ようなサイリスタ回路が寄生している。もし、電源投入
時において接合容量Ｃにより半導体基板１の電位が上昇
したとすると、この半導体基板１とN+拡散層７との間が
順バイアス状態となり、第６図に示すサイリスタ回路が
ターンオンする。その結果、半導体集積回路装置は、第
４図に１点鎖線で示すような経路で定常的に電流が流れ
る。この現象をラッチアップと称し、回路の誤動作や素
子の破壊を招く。
半導体基板１とＮ型ウェル２との間の接合容量Ｃにより
Ｐ型半導体基板１の電位が押し上げられる。しかし、V
BB発生回路12はその電流駆動能力が比較的小さいため、
半導体基板１の電位の上昇を速やかに押え込むことがで
きない。ここで、電源電圧Vccと接地電圧Vssとの間に
は、第６図に示すようなＰ層とＮ層を交互に４層重ねた
ようなサイリスタ回路が寄生している。もし、電源投入
時において接合容量Ｃにより半導体基板１の電位が上昇
したとすると、この半導体基板１とN+拡散層７との間が
順バイアス状態となり、第６図に示すサイリスタ回路が
ターンオンする。その結果、半導体集積回路装置は、第
４図に１点鎖線で示すような経路で定常的に電流が流れ
る。この現象をラッチアップと称し、回路の誤動作や素
子の破壊を招く。
上記のような電源投入時のラッチアップを防止するた
めに、第７図あるいは第10図に示される回路が従来から
提案されている。
めに、第７図あるいは第10図に示される回路が従来から
提案されている。
第７図に示す従来例は、VBB発生回路12に加えてVBBク
ランプ回路13を備えている。このVBBクランプ回路13
は、▲▼パルス発生回路14の出力信号▲▼
に応答して動作し、電源電圧投入後VBB発生回路12によ
る基板電位の下降作用が働くまでの間基板電位を接地電
位にクランプする役目を果たす。このVBBクランプ回路1
3は、２つのＮチャネル型MOSトランジスタQ1およびQ
2と、キャパシタCAとを含む。トランジスタQ1は、その
ドレインがVss配線l2に接続され、そのソースがVBB配線
l3に接続され、そのゲートがキャパシタCAを介してVcc
配線l1に接続される。なお、Vcc配線l1には電源電圧Vcc
が、Vss配線l2には接地電圧Vssがそれぞれ印加され、V
BB配線l3にはVBB発生回路12から負の基板バイアス電圧V
BBが印加される。トランジスタQ2は、そのドレインがノ
ードP1を介してトランジスタQ1のゲートに接続され、そ
のソースがVBB配線l3に接続される。また、トランジス
タQ2のゲートには、▲▼パルス発生回路14の出力
信号▲▼が与えられる。なお、Vcc配線l1とVBB配
線l3との間には、寄生容量CTが存在している。
ランプ回路13を備えている。このVBBクランプ回路13
は、▲▼パルス発生回路14の出力信号▲▼
に応答して動作し、電源電圧投入後VBB発生回路12によ
る基板電位の下降作用が働くまでの間基板電位を接地電
位にクランプする役目を果たす。このVBBクランプ回路1
3は、２つのＮチャネル型MOSトランジスタQ1およびQ
2と、キャパシタCAとを含む。トランジスタQ1は、その
ドレインがVss配線l2に接続され、そのソースがVBB配線
l3に接続され、そのゲートがキャパシタCAを介してVcc
配線l1に接続される。なお、Vcc配線l1には電源電圧Vcc
が、Vss配線l2には接地電圧Vssがそれぞれ印加され、V
BB配線l3にはVBB発生回路12から負の基板バイアス電圧V
BBが印加される。トランジスタQ2は、そのドレインがノ
ードP1を介してトランジスタQ1のゲートに接続され、そ
のソースがVBB配線l3に接続される。また、トランジス
タQ2のゲートには、▲▼パルス発生回路14の出力
信号▲▼が与えられる。なお、Vcc配線l1とVBB配
線l3との間には、寄生容量CTが存在している。
第８図は、第７図に示す▲▼パルス発生回路14
の回路構成の一例を示す図である。この第８図に示す回
路構成は、特開昭61−222318号公報に示されている。図
示のごとく、この第８図の▲▼パルス発生回路
は、Ｐチャネル型MOSトランジスタQ3,Q5,Q7,Q8と、Ｎチ
ャネル型MOSトランジスタQ4,Q6と、抵抗Ｒと、キャパシ
タC1と、ダイオードＤとにより構成されている。そし
て、この▲▼パルス発生回路は電源電圧投入後の
所定時間内はその出力▲▼がローレベルである
が、所定の時間内にキャパシタC1に電荷が蓄えられ、ノ
ードP2の電位がトランジスタQ3,Q4よりなるインバータ
のしきい値を越えた時点でその出力▲▼がハイレ
ベルとなり、その後はこのハイレベルを維持する。
の回路構成の一例を示す図である。この第８図に示す回
路構成は、特開昭61−222318号公報に示されている。図
示のごとく、この第８図の▲▼パルス発生回路
は、Ｐチャネル型MOSトランジスタQ3,Q5,Q7,Q8と、Ｎチ
ャネル型MOSトランジスタQ4,Q6と、抵抗Ｒと、キャパシ
タC1と、ダイオードＤとにより構成されている。そし
て、この▲▼パルス発生回路は電源電圧投入後の
所定時間内はその出力▲▼がローレベルである
が、所定の時間内にキャパシタC1に電荷が蓄えられ、ノ
ードP2の電位がトランジスタQ3,Q4よりなるインバータ
のしきい値を越えた時点でその出力▲▼がハイレ
ベルとなり、その後はこのハイレベルを維持する。
次に、第７図に示した従来回路の動作を第9A図に示し
たタイミングチャートを参照して説明する。第9A図は、
電源電圧Vccが投入された直後の電源電圧Vcc,ノードP1
の電位VP1,信号▲▼および基板バイアス電位VBB
の経時変化を示している。電源電圧Vccの上昇とともに
ノードP1の電位VP1もキャパシタCAの容量結合によって
追従して上昇する。また、基板バイアスVBBも寄生キャ
パシタCTの容量結合により上昇するが、ノードP1の電位
VP1がトランジスタQ1のしきい値を越えると、このトラ
ンジスタQ1が導通し、Vss配線l2とVBB配線l3とが短絡さ
れる。そのため、当該基板バイアス電位VBBは強制的に0
Vにクランプされる。その後、電源電圧投入から所定の
時間が経過すると、信号▲▼がハイレベルとな
り、トランジスタQ2が導通状態となるので、ノードP1の
電位が0Vに放電される。その結果、トランジスタQ1は非
導通状態となる。その後は、VBB発生回路12の働きによ
り基板バイアス電位VBBは負の方向に進み安定状態とな
る。以上のように、VBBクランプ回路13を用いた従来例
においては、電源電圧投入後基板バイアス電位を強制的
に0Vにクランプすることによってラッチアップを防いで
いた。
たタイミングチャートを参照して説明する。第9A図は、
電源電圧Vccが投入された直後の電源電圧Vcc,ノードP1
の電位VP1,信号▲▼および基板バイアス電位VBB
の経時変化を示している。電源電圧Vccの上昇とともに
ノードP1の電位VP1もキャパシタCAの容量結合によって
追従して上昇する。また、基板バイアスVBBも寄生キャ
パシタCTの容量結合により上昇するが、ノードP1の電位
VP1がトランジスタQ1のしきい値を越えると、このトラ
ンジスタQ1が導通し、Vss配線l2とVBB配線l3とが短絡さ
れる。そのため、当該基板バイアス電位VBBは強制的に0
Vにクランプされる。その後、電源電圧投入から所定の
時間が経過すると、信号▲▼がハイレベルとな
り、トランジスタQ2が導通状態となるので、ノードP1の
電位が0Vに放電される。その結果、トランジスタQ1は非
導通状態となる。その後は、VBB発生回路12の働きによ
り基板バイアス電位VBBは負の方向に進み安定状態とな
る。以上のように、VBBクランプ回路13を用いた従来例
においては、電源電圧投入後基板バイアス電位を強制的
に0Vにクランプすることによってラッチアップを防いで
いた。
第10図は、たとえば特開昭63−10397号公報に示され
ているDRAM（ダイナミックランダムアクセスメモリ）の
外部ロウアドレスストローブ信号（以下、Ext・▲
▼信号と称す）の入力回路を示す図である。この第10
図の従来例は入力禁止回路15と、PORパルス発生回路16
とによって構成されている。入力禁止回路15は、Ｐチャ
ネル型MOSトランジスタQ10およびＮチャネル型MOSトラ
ンジウタQ11により構成され、Ext・▲▼信号を反
転して内部ロウアドレスストローブ信号（以下、Int・R
AS信号と称す）を作成するためのCMOSインバータと、こ
のCMOSインバータの出力動作を禁止するためのＰチャネ
ル型MOSトランジスタQ9およびＮチャネル型MOSトランジ
スタQ12とを含む。また、PORパルス発生回路16は、抵抗
Ｒと、キャパシタC2と、Ｐチャネル型MOSトランジスタQ
13と、Ｎチャネル型MOSトランジスタQ14とを含み、入力
禁止回路15の入力禁止動作タイミングを規定するための
信号PORを出力する。このPORパルス発生回路16は、第８
図に示したPORパルス発生回路においてトランジスタQ5,
Q6を除いた回路と同様な動作を行なう。すなわち、電源
電圧投入後、所定の時間内は電源電圧Vccに等しいハイ
レベルを示すがその後はローレベルを維持し続けるよう
なパルス信号PORを発生する。なお、入力禁止回路15に
おいて作成されたInt・RAS信号は、入力回路17を介して
半導体集積回路装置の内部回路に与えられる。この入力
回路17としては、たとえばラッチやタイミングジェネレ
ータが含まれる。
ているDRAM（ダイナミックランダムアクセスメモリ）の
外部ロウアドレスストローブ信号（以下、Ext・▲
▼信号と称す）の入力回路を示す図である。この第10
図の従来例は入力禁止回路15と、PORパルス発生回路16
とによって構成されている。入力禁止回路15は、Ｐチャ
ネル型MOSトランジスタQ10およびＮチャネル型MOSトラ
ンジウタQ11により構成され、Ext・▲▼信号を反
転して内部ロウアドレスストローブ信号（以下、Int・R
AS信号と称す）を作成するためのCMOSインバータと、こ
のCMOSインバータの出力動作を禁止するためのＰチャネ
ル型MOSトランジスタQ9およびＮチャネル型MOSトランジ
スタQ12とを含む。また、PORパルス発生回路16は、抵抗
Ｒと、キャパシタC2と、Ｐチャネル型MOSトランジスタQ
13と、Ｎチャネル型MOSトランジスタQ14とを含み、入力
禁止回路15の入力禁止動作タイミングを規定するための
信号PORを出力する。このPORパルス発生回路16は、第８
図に示したPORパルス発生回路においてトランジスタQ5,
Q6を除いた回路と同様な動作を行なう。すなわち、電源
電圧投入後、所定の時間内は電源電圧Vccに等しいハイ
レベルを示すがその後はローレベルを維持し続けるよう
なパルス信号PORを発生する。なお、入力禁止回路15に
おいて作成されたInt・RAS信号は、入力回路17を介して
半導体集積回路装置の内部回路に与えられる。この入力
回路17としては、たとえばラッチやタイミングジェネレ
ータが含まれる。
次に、第10図に示したDRAMにおけるExt・▲▼
信号の入力回路の動作を第11A図に示したタイミングチ
ャートを参照して説明する。この第11A図は、電源電圧V
cc投入時の電源電圧Vcc,Ext・▲▼信号,Int・RAS
信号,POR信号の経時変化を示している。電源電圧投入前
にExt・▲▼信号がローレベルである場合でも、
電源電圧投入直後にPOR信号が電源電圧の上昇に追従し
てハイレベルとなるので、トランジスタQ9は非導通，ト
ランジスタQ12は導通状態となる。そのため、入力禁止
回路15はExt・▲▼信号の状態にかかわらずInt・
RAS信号をローレベルとする。これによって、▲
▼信号の入力が禁止され、内部回路は動作しない。その
後、POR信号が所定の時間経過してローレベルになる
と、トランジスタQ9が導通，トランジスタQ12が非導通
となり、Ext・▲▼信号がInt・RAS信号に伝わ
り、内部回路が動作を開始する。以上のように、第10図
に示した従来例においては、電源電圧投入後、所定の時
間内はExt・▲▼信号により内部回路が動作する
ことを禁止しており、それによってセンサアップ等の内
部回路の動作による基板バイアス電位VBBの上昇が起こ
らないようにしてラッチアップを防いでいた。
信号の入力回路の動作を第11A図に示したタイミングチ
ャートを参照して説明する。この第11A図は、電源電圧V
cc投入時の電源電圧Vcc,Ext・▲▼信号,Int・RAS
信号,POR信号の経時変化を示している。電源電圧投入前
にExt・▲▼信号がローレベルである場合でも、
電源電圧投入直後にPOR信号が電源電圧の上昇に追従し
てハイレベルとなるので、トランジスタQ9は非導通，ト
ランジスタQ12は導通状態となる。そのため、入力禁止
回路15はExt・▲▼信号の状態にかかわらずInt・
RAS信号をローレベルとする。これによって、▲
▼信号の入力が禁止され、内部回路は動作しない。その
後、POR信号が所定の時間経過してローレベルになる
と、トランジスタQ9が導通，トランジスタQ12が非導通
となり、Ext・▲▼信号がInt・RAS信号に伝わ
り、内部回路が動作を開始する。以上のように、第10図
に示した従来例においては、電源電圧投入後、所定の時
間内はExt・▲▼信号により内部回路が動作する
ことを禁止しており、それによってセンサアップ等の内
部回路の動作による基板バイアス電位VBBの上昇が起こ
らないようにしてラッチアップを防いでいた。
［発明が解決しようとする課題］ 以上のように、従来の半導体集積回路装置は、電源投
入時におけるラッチアップを防止することができるが、
電源電圧の立上がりが急峻な場合、以下に説明するよう
にラッチアップを起こしてしまうという問題点があっ
た。
入時におけるラッチアップを防止することができるが、
電源電圧の立上がりが急峻な場合、以下に説明するよう
にラッチアップを起こしてしまうという問題点があっ
た。
まず、第７図に示した従来例においては、第９図に示
すように電源電圧Vccの立上がりが急峻な場合、信号▲
▼の立上がりが速くなり、電源電圧Vccの立上が
りが完了する前にVBBクランプ回路13によるクランプ動
作が終了してしまう。その結果、クランプ動作が終了す
る時間t1と電源電圧の立上がりが完了する時間t2との間
に基板バイアスVBBの上昇が生じ、ラッチアップを起こ
してしまう。
すように電源電圧Vccの立上がりが急峻な場合、信号▲
▼の立上がりが速くなり、電源電圧Vccの立上が
りが完了する前にVBBクランプ回路13によるクランプ動
作が終了してしまう。その結果、クランプ動作が終了す
る時間t1と電源電圧の立上がりが完了する時間t2との間
に基板バイアスVBBの上昇が生じ、ラッチアップを起こ
してしまう。
また、第10図に示した従来例においては、第11B図に
示すように電源電圧Vccの立上がりが急峻な場合、信号P
ORの立下がりタイミングが早くなってしまい、電源電圧
Vccの立上がりが完了する前に内部回路の動作が開始し
てしまう。その結果、内部回路の動作が開始する時間t3
と電源電圧の立上がりが完了する時間t4との間におい
て、基板バイアス電位VBBの上昇が生じ、ラッチアップ
を起こしてしまう。
示すように電源電圧Vccの立上がりが急峻な場合、信号P
ORの立下がりタイミングが早くなってしまい、電源電圧
Vccの立上がりが完了する前に内部回路の動作が開始し
てしまう。その結果、内部回路の動作が開始する時間t3
と電源電圧の立上がりが完了する時間t4との間におい
て、基板バイアス電位VBBの上昇が生じ、ラッチアップ
を起こしてしまう。
この発明は、上記のような問題点を解消するためにな
されたもので、たとえ電源電圧の立上がりが急峻でもラ
ッチアップの発生をほぼ完全に防止し得るような半導体
集積回路装置を提供することを目的とする。
されたもので、たとえ電源電圧の立上がりが急峻でもラ
ッチアップの発生をほぼ完全に防止し得るような半導体
集積回路装置を提供することを目的とする。
［課題を解決するための手段］ この発明にかかる半導体集積回路装置は、同一半導体
基板上に形成された集積回路装置であって、半導体基板
に一定の逆バイアス電圧を印加するための基板バイアス
印加手段と、外部信号から内部回路の動作を規定する内
部信号を作るための入力回路と、電源投入時から第１の
時間経過時に信号が反転する第１のパルス信号を発生す
る第１のパルス信号発生手段と、電源投入時から前記第
１の時間よりも長い第２の時間経過時に信号が反転する
第２のパルス信号を発生する第２のパルス信号発生手段
と、第１のパルス信号に応答して動作し電源投入後第１
の時間内は半導体基板の電位を接地電位に固定し第１の
時間経過後は半導体基板の電位の固定を解除するクラン
プ手段と、第２のパルス信号に応答して動作し電源投入
後第２の時間内は入力回路の動作を禁止し第２の時間経
過後は入力回路の動作の禁止を解除する禁止手段とを備
えている。
基板上に形成された集積回路装置であって、半導体基板
に一定の逆バイアス電圧を印加するための基板バイアス
印加手段と、外部信号から内部回路の動作を規定する内
部信号を作るための入力回路と、電源投入時から第１の
時間経過時に信号が反転する第１のパルス信号を発生す
る第１のパルス信号発生手段と、電源投入時から前記第
１の時間よりも長い第２の時間経過時に信号が反転する
第２のパルス信号を発生する第２のパルス信号発生手段
と、第１のパルス信号に応答して動作し電源投入後第１
の時間内は半導体基板の電位を接地電位に固定し第１の
時間経過後は半導体基板の電位の固定を解除するクラン
プ手段と、第２のパルス信号に応答して動作し電源投入
後第２の時間内は入力回路の動作を禁止し第２の時間経
過後は入力回路の動作の禁止を解除する禁止手段とを備
えている。
［作用］ この発明においては、電源投入時に、基板電位を接地
電位に固定するクランプ手段と内部回路の動作を禁止す
る禁止手段とを併用することにより、基板電位の上昇を
防いでいる。
電位に固定するクランプ手段と内部回路の動作を禁止す
る禁止手段とを併用することにより、基板電位の上昇を
防いでいる。
［実施例］ 第１図は、この発明の一実施例の構成を示す概略ブロ
ック図である。図において、半導体基板20の上には、▲
▼パルス発生回路14aと、VBBクランプ回路13と、
VBB発生回路12と、▲▼パルス発生回路14bと、イ
ンバータ21と、入力禁止回路22と、入力回路17と、内部
回路24とが形成される。▲▼パルス発生回路14a
および14bは、それぞれ第８図に示す▲▼パルス
発生回路と同一の回路構成を有しているが、▲▼
パルス発生回路14aの出力▲▼が▲▼パ
ルス発生回路14bの出力▲▼よりも早くハイレ
ベルとなるようにそれぞれの回路のパラメータ（たとえ
ばキャパシタの容量値）が変えてある。VBBクランプ回
路13およびVBB発生回路12は第７図に示すものと、また
入力回路17は第10図に示すものと同様であるのでその説
明を省略する。入力禁止回路22はNORゲート23を含む。
このNORゲート23の一方入力には▲▼パルス発生
回路14bの出力▲▼をインバータ21によって反
転したものが与えられ、その他方入力には外部からExt
・▲▼信号が与えられる。内部回路24は、半導体
集積回路装置の機能に応じて種々の回路を含む。たとえ
ば、半導体集積回路装置が半導体記憶装置の場合は、内
部回路24にメモリセルアレイやデコーダ等を含む。ま
た、その他の半導体集積回路装置には他の論理回路を含
む。すなわち、この発明は半導体記憶装置に限ることな
く半導体集積回路装置一般に広く適用できる。
ック図である。図において、半導体基板20の上には、▲
▼パルス発生回路14aと、VBBクランプ回路13と、
VBB発生回路12と、▲▼パルス発生回路14bと、イ
ンバータ21と、入力禁止回路22と、入力回路17と、内部
回路24とが形成される。▲▼パルス発生回路14a
および14bは、それぞれ第８図に示す▲▼パルス
発生回路と同一の回路構成を有しているが、▲▼
パルス発生回路14aの出力▲▼が▲▼パ
ルス発生回路14bの出力▲▼よりも早くハイレ
ベルとなるようにそれぞれの回路のパラメータ（たとえ
ばキャパシタの容量値）が変えてある。VBBクランプ回
路13およびVBB発生回路12は第７図に示すものと、また
入力回路17は第10図に示すものと同様であるのでその説
明を省略する。入力禁止回路22はNORゲート23を含む。
このNORゲート23の一方入力には▲▼パルス発生
回路14bの出力▲▼をインバータ21によって反
転したものが与えられ、その他方入力には外部からExt
・▲▼信号が与えられる。内部回路24は、半導体
集積回路装置の機能に応じて種々の回路を含む。たとえ
ば、半導体集積回路装置が半導体記憶装置の場合は、内
部回路24にメモリセルアレイやデコーダ等を含む。ま
た、その他の半導体集積回路装置には他の論理回路を含
む。すなわち、この発明は半導体記憶装置に限ることな
く半導体集積回路装置一般に広く適用できる。
次に、第１図に示す実施例の動作について第２図に示
すタイミングチャートを参照して説明する。まず、電源
電圧Vccが投入されると、VBBクランプ回路13により基板
電位は接地電位にクランプされる。そのため、電源電圧
Vccの立上がり時の容量結合による基板電位VBBの上昇は
なく、基板電位VBBは強制的に0Vとなる。電源投入後、
第１の時間T1が経過したときに信号▲▼がハイ
レベルとなり、VBBクランプ回路13によるクランプ動作
が解除される。基板電位VBBのクランプが解除される
と、半導体基板20はVBB発生回路12により徐々に負の値
にバイアスされる。電源投入後、第２の時間T2が経過し
たときに信号▲▼がハイレベルとなり、インバ
ータ21の出力はローレベルとなるので入力禁止回路22に
おける入力禁止動作が解除され、Int・RAS信号がハイレ
ベルとなり内部回路24が動作を開始する。内部回路24が
動作を開始すると、基板電位VBBは上昇するが、このと
き基板電位VBBは既にある程度負の値にバイアスされて
いるので正の値になるまでには至らない。
すタイミングチャートを参照して説明する。まず、電源
電圧Vccが投入されると、VBBクランプ回路13により基板
電位は接地電位にクランプされる。そのため、電源電圧
Vccの立上がり時の容量結合による基板電位VBBの上昇は
なく、基板電位VBBは強制的に0Vとなる。電源投入後、
第１の時間T1が経過したときに信号▲▼がハイ
レベルとなり、VBBクランプ回路13によるクランプ動作
が解除される。基板電位VBBのクランプが解除される
と、半導体基板20はVBB発生回路12により徐々に負の値
にバイアスされる。電源投入後、第２の時間T2が経過し
たときに信号▲▼がハイレベルとなり、インバ
ータ21の出力はローレベルとなるので入力禁止回路22に
おける入力禁止動作が解除され、Int・RAS信号がハイレ
ベルとなり内部回路24が動作を開始する。内部回路24が
動作を開始すると、基板電位VBBは上昇するが、このと
き基板電位VBBは既にある程度負の値にバイアスされて
いるので正の値になるまでには至らない。
ここで、電源電圧の投入開始から信号▲▼が
立上がるまでの時間T1,信号▲▼が立上がるま
での時間T2は、電源電圧の立上がり速度の変動により変
動する。したがって、電源電圧Vccの立上がりが急峻な
場合は、電源電圧の立上がり途中で信号▲▼が
立上がりVBBクランプ回路13のクランプ動作が解除され
る場合がある。しかし、このとき内部回路24は入力禁止
回路22によってその動作が禁止されているため、容量結
合による基板電位VBBを上昇させる駆動能力が小さいの
で、基板電位VBBはさほど上昇しない。そのため、電源
電圧の立上がりが急峻な場合でもラッチアップを未然に
防止することができる。
立上がるまでの時間T1,信号▲▼が立上がるま
での時間T2は、電源電圧の立上がり速度の変動により変
動する。したがって、電源電圧Vccの立上がりが急峻な
場合は、電源電圧の立上がり途中で信号▲▼が
立上がりVBBクランプ回路13のクランプ動作が解除され
る場合がある。しかし、このとき内部回路24は入力禁止
回路22によってその動作が禁止されているため、容量結
合による基板電位VBBを上昇させる駆動能力が小さいの
で、基板電位VBBはさほど上昇しない。そのため、電源
電圧の立上がりが急峻な場合でもラッチアップを未然に
防止することができる。
なお、第１図の実施例では、独立した２個の▲
▼パルス発生回路14aおよび14bを用いたが、第３図に示
すように１個の▲▼パルス発生回路14aを用い、
その出力を遅延回路25で遅延して２種類のパルスを発生
させるようにしてもよい。
▼パルス発生回路14aおよび14bを用いたが、第３図に示
すように１個の▲▼パルス発生回路14aを用い、
その出力を遅延回路25で遅延して２種類のパルスを発生
させるようにしてもよい。
また、第１図の実施例では、入力禁止回路22としてNO
Rゲート23を用いたが、同等な機能を持つ回路であればN
ORゲートに限定される必要はない。
Rゲート23を用いたが、同等な機能を持つ回路であればN
ORゲートに限定される必要はない。
前述したように、この発明は半導体集積回路装置一般
に広く適用できるが、半導体記憶装置の場合にもDRAM,
スタティックRAM,ROM等に広く適用できる。
に広く適用できるが、半導体記憶装置の場合にもDRAM,
スタティックRAM,ROM等に広く適用できる。
［発明の効果］ 以上のように、この発明によれば、電源投入時におい
て基板電位を接地電位にクランプするとともに内部回路
の動作を禁止し、さらに基板電位のクランプが解除され
てから内部回路の動作の禁止を解除するようにしたの
で、電源投入時におけるラッチアップを極めて効果的に
防止することができる。
て基板電位を接地電位にクランプするとともに内部回路
の動作を禁止し、さらに基板電位のクランプが解除され
てから内部回路の動作の禁止を解除するようにしたの
で、電源投入時におけるラッチアップを極めて効果的に
防止することができる。
第１図は、この発明の一実施例の構成を示す概略ブロッ
ク図である。 第２図は、第１図に示す実施例の動作を説明するための
タイミングチャートである。 第３図は、この発明の他の実施例の構成の一部を示すブ
ロック図である。 第４図は、VBB発生回路を搭載したCMOS構造を有する従
来の半導体集積回路装置の断面構造を示す図である。 第５図は、第４図に示す半導体集積回路装置に形成され
たCMOSインバータの等価回路を示す図である。 第６図は、第４図に示す半導体集積回路装置において、
電源電圧Vccと接地電圧Vssとの間に寄生するサイリスタ
回路を示す図である。 第７図は、電源投入時におけるラッチアップを防止する
ための従来回路の一例を示す図である。 第８図は、第７図に示す▲▼パルス発生回路14の
構成を示す回路図である。 第9A図は、第７図に示す従来回路の動作を説明するため
のタイミングチャートである。 第9B図は、電源電圧Vccの立上がりが急峻な場合におけ
る第７図の従来例の動作を説明するためのタイミングチ
ャートである。 第10図は、電源投入時におけるラッチアップを防止する
ための従来回路の他の例を示す図である。 第11A図は、第10図に示す従来回路の動作を説明するた
めのタイミングチャートである。 第11B図は、電源電圧Vccの立上がりが急峻な場合におけ
る第10図の従来回路の動作を説明するためのタイミング
チャートである。 図において、12はVBB発生回路、13はVBBクランプ回路、
14aおよび14bは▲▼パルス発生回路、17は入力回
路、21はインバータ、22は入力禁止回路、23はNORゲー
ト、24は内部回路、25は遅延回路、l1はVcc配線、l2はV
ss配線、l3はVBB配線を示す。
ク図である。 第２図は、第１図に示す実施例の動作を説明するための
タイミングチャートである。 第３図は、この発明の他の実施例の構成の一部を示すブ
ロック図である。 第４図は、VBB発生回路を搭載したCMOS構造を有する従
来の半導体集積回路装置の断面構造を示す図である。 第５図は、第４図に示す半導体集積回路装置に形成され
たCMOSインバータの等価回路を示す図である。 第６図は、第４図に示す半導体集積回路装置において、
電源電圧Vccと接地電圧Vssとの間に寄生するサイリスタ
回路を示す図である。 第７図は、電源投入時におけるラッチアップを防止する
ための従来回路の一例を示す図である。 第８図は、第７図に示す▲▼パルス発生回路14の
構成を示す回路図である。 第9A図は、第７図に示す従来回路の動作を説明するため
のタイミングチャートである。 第9B図は、電源電圧Vccの立上がりが急峻な場合におけ
る第７図の従来例の動作を説明するためのタイミングチ
ャートである。 第10図は、電源投入時におけるラッチアップを防止する
ための従来回路の他の例を示す図である。 第11A図は、第10図に示す従来回路の動作を説明するた
めのタイミングチャートである。 第11B図は、電源電圧Vccの立上がりが急峻な場合におけ
る第10図の従来回路の動作を説明するためのタイミング
チャートである。 図において、12はVBB発生回路、13はVBBクランプ回路、
14aおよび14bは▲▼パルス発生回路、17は入力回
路、21はインバータ、22は入力禁止回路、23はNORゲー
ト、24は内部回路、25は遅延回路、l1はVcc配線、l2はV
ss配線、l3はVBB配線を示す。
Claims (1)
- 【請求項１】同一半導体基板上に形成された半導体集積
回路装置であって、 前記半導体基板に一定の逆バイアス電圧を印加するため
の基板バイアス印加手段と、 外部信号から内部回路の動作を規定する内部信号を作る
ための入力回路と、 電源投入時から第１の時間経過時に信号が反転する第１
のパルス信号を発生する第１のパルス信号発生手段と、 電源投入時から前記第１の時間よりも長い第２の時間経
過時に信号が反転する第２のパルス信号を発生する第２
のパルス信号発生手段と、 前記第１のパルス信号に応答して動作し、電源投入後前
記第１の時間内は前記半導体基板の電位を接地電位に固
定し、前記第１の時間経過後は前記半導体基板の電位の
固定を解除するクランプ手段と、 前記第２のパルス信号に応答して動作し、電源投入後前
記第２の時間内は前記入力回路の動作を禁止し、前記第
２の時間経過後は前記入力回路の動作の禁止を解除する
禁止手段とを備える、半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308101A JP2772530B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体集積回路装置 |
| DE3936675A DE3936675C2 (de) | 1988-12-05 | 1989-11-03 | Integrierte Schaltungseinrichtung mit sicherer Verhinderung des "latch-up"-Zustandes |
| US07/435,860 US4994689A (en) | 1988-12-05 | 1989-11-14 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308101A JP2772530B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153621A JPH02153621A (ja) | 1990-06-13 |
| JP2772530B2 true JP2772530B2 (ja) | 1998-07-02 |
Family
ID=17976878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308101A Expired - Fee Related JP2772530B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4994689A (ja) |
| JP (1) | JP2772530B2 (ja) |
| DE (1) | DE3936675C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346268A (ja) * | 1989-07-13 | 1991-02-27 | Toshiba Corp | 半導体装置のｃｍｏｓ型入力バッファ回路 |
| JP2527835B2 (ja) * | 1990-07-31 | 1996-08-28 | 三菱電機株式会社 | 半導体装置 |
| JP3128262B2 (ja) * | 1991-05-28 | 2001-01-29 | 株式会社東芝 | 半導体集積回路装置 |
| US5329168A (en) * | 1991-12-27 | 1994-07-12 | Nec Corporation | Semiconductor integrated circuit device equipped with substrate biasing system selectively powered from internal and external power sources |
| JP2838344B2 (ja) * | 1992-10-28 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
| KR950003390Y1 (ko) * | 1992-09-24 | 1995-04-27 | 문정환 | 로우 어드레스 스트로브(/ras) 신호의 클램핑 회로 |
| US5436588A (en) * | 1993-12-17 | 1995-07-25 | National Semiconductor Corp. | Click/pop free bias circuit |
| JP2812230B2 (ja) * | 1995-02-15 | 1998-10-22 | 日本電気株式会社 | バイアス電圧発生回路 |
| TW422975B (en) * | 1998-05-20 | 2001-02-21 | Maxim Integrated Products | Zero DC current power-on reset circuit |
| JP2000339958A (ja) | 1999-05-25 | 2000-12-08 | Toshiba Corp | 半導体集積回路 |
| JP4093705B2 (ja) * | 2000-06-30 | 2008-06-04 | 富士通株式会社 | 半導体集積回路 |
| KR100623598B1 (ko) * | 2004-12-28 | 2006-09-14 | 주식회사 하이닉스반도체 | 내부 전원전압 발생장치를 구비하는 반도체메모리소자 |
| JP4643623B2 (ja) * | 2007-09-13 | 2011-03-02 | 三菱電機株式会社 | パルス発生回路 |
| US9710006B2 (en) * | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
| US10566969B2 (en) * | 2017-08-28 | 2020-02-18 | Rolls-Royce Corporation | Analog power-up reset circuit for logic level reset |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836435B2 (ja) * | 1978-10-31 | 1983-08-09 | 松下電器産業株式会社 | 半導体メモリ回路 |
| US4571505A (en) * | 1983-11-16 | 1986-02-18 | Inmos Corporation | Method and apparatus of reducing latch-up susceptibility in CMOS integrated circuits |
| US4631421A (en) * | 1984-08-14 | 1986-12-23 | Texas Instruments | CMOS substrate bias generator |
| JPS61222318A (ja) * | 1985-03-27 | 1986-10-02 | Fujitsu Ltd | パワ−オンリセツト回路 |
| JPS62121996A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置 |
| JP2544912B2 (ja) * | 1986-07-01 | 1996-10-16 | 三菱電機株式会社 | ダイナミツクランダムアクセスメモリの入力回路 |
| JPH0789434B2 (ja) * | 1986-11-12 | 1995-09-27 | 日本電気株式会社 | ダイナミツク型記憶装置 |
| JPS63233560A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | 入力保護回路を備えた半導体集積回路 |
| JPS63279491A (ja) * | 1987-05-12 | 1988-11-16 | Mitsubishi Electric Corp | 半導体ダイナミツクｒａｍ |
| JPS63308794A (ja) * | 1987-06-10 | 1988-12-16 | Mitsubishi Electric Corp | 基板バイアス回路 |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
-
1988
- 1988-12-05 JP JP63308101A patent/JP2772530B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-03 DE DE3936675A patent/DE3936675C2/de not_active Expired - Fee Related
- 1989-11-14 US US07/435,860 patent/US4994689A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3936675A1 (de) | 1990-06-07 |
| US4994689A (en) | 1991-02-19 |
| DE3936675C2 (de) | 1994-03-10 |
| JPH02153621A (ja) | 1990-06-13 |
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Legal Events
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