KR100623598B1 - 내부 전원전압 발생장치를 구비하는 반도체메모리소자 - Google Patents

내부 전원전압 발생장치를 구비하는 반도체메모리소자 Download PDF

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Abstract

본 발명은 래치업 현상을 방지할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 기준전압에 대한 기판전압의 레벨을 감지하기 위한 레벨 감지수단; 상기 레벨 감지수단의 출력신호에 제어받아 주기신호를 생성하기 위한 주기신호 생성수단; 상기 주기신호에 응답하여 제1 전원전압을 네가티브 차지 펌핑하여 상기 기판전압을 생성하기 위한 차지 펌핑수단; 상기 제1 전원전압에 대한 상기 기판전압의 레벨을 감지하기 위한 초기 레벨 감지수단; 및 상기 초기 레벨 감지수단의 출력신호에 응답하여 상기 제1 전원전압의 공급단에 걸린 전압을 상기 기판전압으로 공급하기 위한 초기 드라이버를 구비하는 반도체메모리소자를 제공한다.
래치업, 방지, 전원전압, 기생 커패시터, 커플링 효과(Coupling Effect)

Description

내부 전원전압 발생장치를 구비하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE WITH INTERNAL VOLTAGE GENERATOR}
도 1a는 일반적인 CMOS트랜지스터로 구현된 인버터의 단면도를, 도 1b는 인버터 내 기생 트랜지스터를 도시한 도면.
도 2은 종래기술에 따른 내부 전원전압 발생장치의 블록 구성도.
도 3은 전원전압 VDD의 상승에 따른 기판전압 VBB의 레벨변화를 도시한 도면.
도 4는 본 발명의 일 실시예에 따른 반도체메모리소자 내 내부 전원전압 발생장치의 블록 구성도.
도 5는 도 4의 초기 레벨 감지부의 내부 회로도.
도 6은 전원전압 VDD의 변동에 따른 도 4의 내부 전원전압 발생장치에 의한 기판전압 VBB의 변동을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
400 : 초기 드라이버
500 : 초기 레벨 감지부
520 : 제1 입력신호 생성부
540 : 제2 입력신호 생성부
560 : 차동증폭기
본 발명은 반도체 설계 기술에 관한 것으로, 특히 래치업 현상의 발생을 억제할 수 있는 반도체메모리소자에 관한 것이다.
반도체 메모리 소자에서 내부 전원으로 사용하는 내부 전압 발생장치(Vint generator)는 외부 전원전압(External voltage, VDD)을 공급받아 다양한 레벨의 내부 전원전압(Internal voltage)을 만드는 회로이다.
한편, 이와같이 소자의 내부에서 사용되는 전압을 자체적으로 생성하므로, 주변온도, 공정, 또는 압력 등의 변동에 관계없이 안정적인 내부전압을 생성하는 것에 많은 노력이 있어왔다.
그러나 이런 내부 전원전압을 외부 전원전압이 메모리에 공급됨에 따라 제어되는 장치가 없다면, P-type반도체와 N-type반도체의 적절한 조합 및 접합으로 이루어지는 메모리소자에 원하는 않는 PN접합부의 턴온 상태가 발생되어 소자에 치명적인 손상을 가져올 수 있다.
도 1a는 일반적인 CMOS트랜지스터로 구현된 인버터의 단면도를, 도 1b는 인 버터 내 기생 트랜지스터를 도시한 도면이다.
도 1a에 도시된 바와 같이, 인버터 내 PMOS트랜지스터(PM1)는 소스단에 인가되는 전원전압 VDD보다 높은 레벨의 전원전압 VPP을 자신의 기판에 인가하며, NMOS트랜지스터(NM1)는 소스단에 인가되는 전원전압 VSS보다 낮은 레벨의 기판전압 VBB을 자신의 기판에 인가한다.
이와같이, MOS트랜지스터(PM1, NM1)의 기판에 인가되는 전압을 소스단에 인가되는 전압레벨과 다르게 하는 이유는 반도체메모리소자의 성능개선과 다이의 싸이즈 축소라는 목적을 달성하기 위해서이다.
그런데, 기판과 소스단의 전압을 달리하는 구조를 갖게되면, 도 1b에 도시된 바와 같이 BJT 기생 트랜지스터가 서로의 콜렉터 및 베이스가 연결되는 형태로 생성된다.
한편, 다음에서는 전술한 바와 같은 일반적인 반도체메모리소자의 회로에 기판전압 VBB를 공급하기 위한 내부 전원전압 발생장치에 대해, 도면을 통해 살펴보도록 한다.
도 2은 종래기술에 따른 내부 전원전압 발생장치의 블록 구성도이다.
도 2을 참조하면, 종래기술에 따른 내부 전원전압 발생장치는 기준전압(VBB_REF)에 대한 기판전압 VBB의 레벨을 감지하기 위한 레벨 감지부(10)와, 레벨 감지부(10)의 출력신호(BBE)에 제어받아 주기신호(tOSC)를 생성하기 위한 주기신호 생성부(20)와, 주기신호(tOSC)에 응답하여 전원전압 VSS를 네가티브(negative) 차지 펌핑하여 기판전압 VBB를 생성하기 위한 차지 펌핑부(30)와, 소자의 초기 동작 과 같이 외부에서 인가되는 전원전압 VDD의 레벨이 안정적이지 않는 동안 기판전압 VBB을 일정레벨로 유지하기 위한 초기화부(40)를 구비한다.
그리고 초기화부(40)는 전원전압 VSS의 공급단에 드레인단이 접속되고, 게이트단이 자신의 소스단에 접속되며, 자신의 소스단이 기판전압 VBB공급단에 접속된 NMOS트랜지스터(NM2)를 구비한다.
참고적으로, 초기화부(40)는 소자의 초기 구동 시 전원전압 VDD의 레벨이 안정화되지 않아 차지 펌핑부(30)의 구동을 신뢰할 수 없는 경우 기판전압 VBB를 공급하기 위한 것으로 차지 펌핑부(30)에 비해 적은 구동력을 갖는다.
내부 전원전압 발생장치의 동작을 간략히 살펴보도록 한다.
먼저, 소자의 초기 구동시에는 전원전압 VDD이 일정레벨로 안정화되지 않기때문에, 초기화부(40)에 의해서만 기판전압 VBB가 공급된다.
초기화부(40)는 전원전압 VSS와 기판전압 VBB 사이에 다이오드 형태의 NMOS트랜지스터(NM1)를 구비하여, 기판전압 VBB의 레벨이 문턱전압(Vt) 이상으로 상승되지 못하도록 억제한다.
이후, 전원전압 VDD의 레벨이 상승하여 안정화되면, 레벨 감지부(10)는 기준전압(VBB_REF)에 대한 기판전압 VBB의 레벨 상승을 감지하여 출력신호(BBE)를 활성화시킨다.
따라서, 주기신호 생성부(20)는 레벨 감지부(10)의 출력신호(BBE)에 제어받아 액티브되어 주기신호(tOSC)를 생성한다.
이어, 차지 펌핑부(30)는 주기신호(tOSC)에 응답하여 전원전압 VSS를 펌핑하 여 기판전압 VBB를 공급하므로서, 기판전압 VBB의 레벨이 일정하게 유지되도록 한다.
한편, 다음에서는 소자 내 전원전압의 레벨 변동에 따른 기판전압 VBB의 레벨 변동을 살펴보도록 한다.
도 3은 전원전압 VDD의 상승에 따른 내부 전원전압 VPP 및 기판전압 VBB의 레벨변화를 도시한 도면이다.
참고적으로, 표시된 'a'는 차지 펌핑부(40)가 액티브되어 커플링 효과에 의한 기판전압 VBB의 레벨 상승을 억제하는 시점의 전원전압 VDD의 레벨을 나타내며, X축은 시간을 Y축은 전압의 레벨을 의미한다.
도 3을 참조하면, 전원전압 VDD의 레벨이 표시된 'a'보다 높아지기 이전까지 기판전압 VBB의 레벨이 상승하며, 이후 전원전압 VDD가 'a'보다 높아진 이후에 기판전압 VBB의 레벨이 안정적으로 유지되는 것을 알 수 있다.
한편, 종래기술에 따른 내부 전원전압 발생장치는 초기화부(40)를 통해 기판전압 VBB의 레벨이 문턱전압 이상으로 상승되지 못하도록 함에도 불구하고 기판전압 VBB의 레벨이 상승하는데, 이는 승압전원인 전원전압 VPP와 내부 바이어스에 의해 발생하는 기생 커패시턴스에 의한 커플링 효과에 의해 기판전압 VBB를 레벨 상승을 방지하기에 초기화부의 구동량이 작아 발생하는 것 이다.
또한, 도 1에 도시된 바와 같은 소자는 반도체메모리소자의 대부분의 면적을 차지하는 메모리셀 어레이 영역 내에 존재하기 때문에, 기판전압 VBB와 다른 바이어스 사이에서 발생되는 기생 커패시턴스가 더욱 크므로, 기생 커패시터에 의한 커 플링 효과에 의해 기판전압 VBB의 레벨 상승이 더욱 심화되어 나타난다.
한편, 기판전압 VBB가 전원전압 VSS보다 높은 레벨을 갖게 되는데 그 차이가, 도 1b에 도시된 바와 같은 기생 BJT 트랜지스터의 P형 접합부 및 N형 접합부의 문턱전압만큼 커지게 되면, PN접합이 순방향으로 턴온된다.
따라서, PMOS트랜지스터의 소스단으로 부터 NMOS트랜지스터의 기판으로, PMOS트랜지스터의 기판으로 부터 NMOS트랜지스터의 소스단으로 과도한 단력 전류가 흐르게 되어, 래치업 현상이 발생하며 이러한 현상이 지속되면 칩이 파괴될 수 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 래치업 현상을 방지할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 기준전압에 대한 기판전압의 레벨을 감지하기 위한 레벨 감지수단; 상기 레벨 감지수단의 출력신호에 제어받아 주기신호를 생성하기 위한 주기신호 생성수단; 상기 주기신호에 응답하여 제1 전원전압을 네가티브 차지 펌핑하여 상기 기판전압을 생성하기 위한 차지 펌핑수단; 상기 제1 전원전압에 대한 상기 기판전압의 레벨 을 감지하기 위한 초기 레벨 감지수단; 및 상기 초기 레벨 감지수단의 출력신호에 응답하여 상기 제1 전원전압의 공급단에 걸린 전압을 상기 기판전압으로 공급하기 위한 초기 드라이버를 구비한다.
바람직하게, 상기 기판전압의 레벨은 상기 제1 전원전압 보다 낮은 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체메모리소자 내 내부 전원전압 발생장치의 블록 구성도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 내부 전원전압 발생장치는 기준전압(VBB_REF)에 대한 기판전압 VBB의 레벨을 감지하기 위한 레벨 감지부(100)와, 레벨 감지부(100)의 출력신호(BBE)에 제어받아 주기신호(tOSC)를 생성하기 위한 주기신호 생성부(200)와, 주기신호(tOSC)에 응답하여 전원전압 VSS를 네가티브(negative) 차지 펌핑하여 기판전압 VBB를 생성하기 위한 차지 펌핑부(300)와, 전원전압 VSS에 대한 기판전압 VBB의 레벨을 감지하기 위한 초기 레벨 감지부(500)와, 초기 레벨 감지부(500)의 출력신호(BB_INIT)에 응답하여 전원전압 VSS 공급단에 걸린 전압으로 기판전압 VBB 공급단을 구동하기 위한 초기 드라이버(400)를 구비한다.
도 5는 도 4의 초기 레벨 감지부(500)의 내부 회로도이다.
도 5를 참조하면, 초기 레벨 감지부(500)는 전원전압 VSS 및 VBB를 인가받아 제1 및 제2 입력신호(VA, VB)를 생성하기 위한 제1 및 제2 입력신호 생성부(530, 540)와, 바이어스전압(V_bias)을 인가받아 액티브되며 제1 및 제2 입력신호(VA, VB)를 차동입력으로 인가받아 초기 레벨 감지신호(BB_INIT)를 생성하기 위한 차동증폭기(560)를 구비한다.
그리고 제1 입력신호 생성부(520)는 전원전압 VSS를 게이트 입력으로 가지며 전원전압 VDD를 소스단에 인가받는 PMOS트랜지스터(PM2)와, PMOS트랜지스터(PM2)의 드레인단과 전원전압 VSS 사이에 접속된 저항(R1)을 구비하여, PMOS트랜지스터(PM2)와 저항(R1)의 연결노드에 걸린 전압을 제1 입력신호(VA)로 출력한다.
이와같이 제1 입력신호 생성부(520)는 게이트단의 전압과 소스단의 전압 레벨 차이인 게이트-소스전압(Vgs)에 따라 PMOS트랜지스터(PM2)의 유효 저항값이 변동되는 것을 이용하여 제1 입력신호(VA)를 출력한다.
한편, 제2 입력신호 생성부(540)는 제1 입력신호 생성부(520)와 동일한 회로적 구현 및 동작을 갖는다.
다음에서는 초기 레벨 감지부(500)의 동작을 살펴보도록 하되, 제1 및 제2 입력신호 생성부(520, 540) 내 저항 R1 및 R2의 저항값이 동일하며, PMOS트랜지스터 PM2 및 PM3의 싸이즈가 동일한 것으로 가정한다.
먼저, 기판전압 VBB의 레벨이 전원전압 VSS보다 상승하게 되면, PMOS트랜지스터 PM3의 게이트-소스 전압(Vgs)이 PMOS트랜지스터 PM2의 게이트-소스 전압에 보 다 커져, PMOS트랜지스터 PM3의 유효저항값이 PMOS트랜지스터 PM2에 비해 작아진다.
따라서, 제2 입력신호(VB)의 레벨이 제1 입력신호(VA)의 레벨보다 높아지므로, 이를 입력받는 차동증폭기(560)는 초기 레벨 감지신호(BB_INIT)를 논리레벨 'H'로 출력한다.
이후, 기판전압 VBB의 레벨이 전원전압 VSS보다 낮아지면, 차동증폭기(560)는 초기 레벨 감지신호(BB_INIT)를 논리레벨 'L'로 출력한다.
도 6은 전원전압 VDD의 변동에 따른 도 4의 내부 전원전압 발생장치에 의한 기판전압 VBB의 변동을 도시한 도면으로서, X축은 시간을 의미하며 Y축은 전압의 레벨을 의미한다.
도 6을 참조하여, 본 발명의 일 실시예에 따른 내부 전원전압 발생장치의 동작을 살펴보도록 한다.
먼저, 외부에서 인가되는 전원전압 VDD의 레벨이 낮아 차지 펌핑부(300)의 구동을 보장할 수 없는 경우, 전원전압 VPP에 의한 기생 커패시터에 의한 커플링에 의해 기판전압 VBB의 레벨이 상승하게 된다.
이와같이, 기판전압 VBB의 레벨이 전원전압 VSS보다 상승하게 되면, 초기 레벨 감지부(500)가 이를 감지하여 초기 레벨 감지신호(BB_INIT)를 활성화시킨다.
따라서, 초기 드라이버(400)는 초기 레벨 감지신호(BB_INIT)에 응답하여 전원전압 VSS 공급단에 걸린 전압으로 기판전압 VBB 공급단에 공급하므로서, 기판전압 VBB의 레벨이 전원전압 VSS 이상으로 상승하지 않도록 한다.
한편, 전원전압 VDD의 레벨이 'a'까지 상승하게 되면, 레벨 감지부(100)는 기준전압(VBB_REF)에 대한 기판전압 VBB의 레벨을 감지하여 출력신호(BBE)를 활성화 시킨다.
이어, 주기신호 생성부(200)는 레벨 감지부(100)의 출력신호(BBE)의 활성화에 의해 액티브되어 주기신호(tOSC)를 생성하며, 차지 펌핑부(300)는 주기신호(tOSC)에 응답하여 전원전압 VSS를 네거티브 펌핑하여 기판전압 VBB를 공급한다.
이후, 기판전압 VBB의 레벨이 전원전압 VSS보다 하강하게 되면, 초기 레벨 감지부(500)가 이를 감지하여 초기 레벨 감지신호(BB_INIT)를 비활성화시키며, 이에 의해 초기 드라이버(400)가 턴오프된다.
그러므로, 전술한 본 발명에 따른 내부 전원전압 발생장치를 구비하는 반도체메모리소자는 소자의 초기 구동 시 전원전압 VSS의 공급단에 걸린 전압으로 기판전압 VBB의 공급단을 구동하므로서, 기판전압 VBB의 레벨이 전원전압 VSS보다 상승하지 않도록 하여, 도 1에 도시된 PN 접합부의 다이어드가 턴온되는 것을 방지하여 래치업 현상의 발생을 억제한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 소자의 초기 구동 시, 전원전압 VSS의 공급단에 걸린 전압으로 기판전압 VBB의 공급단을 구동하므로서, 기판전압 VBB의 레벨이 전원전압 VSS보다 상승하는 것을 방지하여 래치업 현상을 방지한다.

Claims (5)

  1. 기준전압에 대한 기판전압의 레벨을 감지하기 위한 레벨 감지수단;
    상기 레벨 감지수단의 출력신호에 제어받아 주기신호를 생성하기 위한 주기신호 생성수단;
    상기 주기신호에 응답하여 제1 전원전압을 네가티브 차지 펌핑하여 상기 기판전압을 생성하기 위한 차지 펌핑수단;
    상기 제1 전원전압에 대한 상기 기판전압의 레벨을 감지하기 위한 초기 레벨 감지수단; 및
    상기 초기 레벨 감지수단의 출력신호에 응답하여 상기 제1 전원전압의 공급단에 걸린 전압을 상기 기판전압으로 공급하기 위한 초기 드라이버
    를 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 기판전압의 레벨이 상기 제1 전원전압 보다 낮은 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 초기 레벨 감지수단은,
    상기 제1 전원전압을 인가받아 제1 입력신호를 생성하기 위한 제1 입력신호 생성부와,
    상기 기판전압을 인가받아 제2 입력신호를 생성하기 위한 제2 입력신호 생성부와,
    바이어스전압을 인가받아 액티브되며 상기 제1 및 제2 입력신호를 차동입력으로 인가받아 초기 레벨 감지신호를 생성하기 위한 차동증폭기
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 제1 입력신호 생성부는,
    상기 제1 전원전압을 게이트 입력으로 가지며 외부 전원전압을 소스단에 인가받는 PMOS트랜지스터; 및
    상기 PMOS트랜지스터의 드레인단과 상기 제1 전원전압 사이에 접속된 저항을 구비하여,
    상기 PMOS트랜지스터와 상기 저항의 연결노드에 걸린 전압을 상기 제1 입력신호로 출력하는 것을 특징으로 하는 반도체메모리소자.
  5. 제3항에 있어서,
    상기 제2 입력신호 생성부는,
    상기 기판전압을 게이트 입력으로 가지며 외부 전원전압을 소스단에 인가받는 PMOS트랜지스터; 및
    상기 PMOS트랜지스터의 드레인단과 상기 제1 전원전압 사이에 접속된 저항을 구비하여,
    상기 PMOS트랜지스터와 상기 저항의 연결노드에 걸린 전압을 상기 제2 입력신호로 출력하는 것을 특징으로 하는 반도체메모리소자.
KR1020040113611A 2004-12-28 2004-12-28 내부 전원전압 발생장치를 구비하는 반도체메모리소자 KR100623598B1 (ko)

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