JP3865283B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体集積回路に関し、特にPMOSトランジスタのN形基板と、ソースが形成されるP+拡散層に、電圧レベルが異なる内部発生された電源が接続された構成を有する半導体集積回路に関する。
【0002】
【従来の技術】
CMOS構造を有する半導体集積回路では、NMOSトランジスタ及びPMOSトランジスタ相互の間で生ずるラッチアップを防止するために、各トランジスタ相互を分離するPN接合部に逆バイアスをかけて、これらトランジスタ相互を分離することが行われている。図13にCMOSインバータ回路の構造及び電源接続を断面略図として示す。図のように、N形基板143上にNMOSトランジスタを設けるためのP−Well139が形成される。PMOSトランジスタを設けるためのN形基板143上には、ソース141及びドレイン142領域をなすP+拡散層が各々形成される。通常ソース141は外部電源(以下、VCCと示す)あるいは内部電源(以下、VDDと記す)に接続される。N形基板143は、N+拡散層140を介してVCCあるいはVDDに接続されて正電位が印加されている。一方、P−Well139内には、ソース137及びドレイン136領域を成すN+拡散層が各々形成されている。通常ソース137はGNDに接続される。P−Well139は、P+拡散層138を介してVSSに接続されるが、DRAMにおいては、このP−Well139はVBB発生回路132に接続されて負電位が印加される。上記構成により、P−Well139とN形基板143との間のPN接合部には、0バイアスあるいは逆バイアスがかけられて、PMOS及びNMOS間で生ずるおそれがあるラッチアップが防止されている。
【0003】
半導体集積回路の一つに半導体記憶装置があるが、この半導体記憶装置はメモリセルアレイを含むコア部と、制御回路やデコード回路などを含む周辺部とから構成される。コア部においては、電源としてVSSと、バックバイアス電源(以下、VBBと示す)と、内部動作電源VDDと、ワード線昇圧のためのVDDより電圧レベルが高い昇圧電源(以下、VPPと示す)が用いられる場合がある。これらの電源が接続される拡散層は、デザインルールに基づいて分離領域を確保しながらレイアウトされている。半導体記憶装置においては、チップ面積に占めるコア回路の比率が高いが、大容量化に伴い、この比率はますます高くなる傾向にある。
【0004】
そこで、例えばコア部に含まれるセンスアンプドライバーにおいて、PMOSトランジスタのソースを形成するP+拡散層にVDDを接続し、その基板にはN+拡散層を介してVPPを接続したトランジスタ構造を用いることで、分離領域の確保によるレイアウト面積の増加を極力抑制している。図14に上記構造を有する集積回路の断面略図を示す。この集積回路は、図13の集積回路とほぼ同様の構造であり、図13と同様の要素については同一の番号を付して、説明を省略する。図13の集積回路との相違は、N+拡散層140に、内部電源VDDではなく、VPP発生回路144で発生される昇圧電源VPPが接続されていることである。
【0005】
図15にVDD発生回路として一般的に用いられるカレントミラー差動増幅回路を示す。図において、15は基準電位発生回路、16,17,18はPMOSトランジスタ、19,20,21はNMOSトランジスタ、24は内部電源VDDである。NMOSトランジスタ21のゲートには外部電源VCCが、またNMOSトランジスタ19のゲートには基準電圧発生回路が接続されている。ここで、内部回路の動作により内部電源24の電圧レベルが、基準電位発生回路15で発生される基準電位よりも低くなると、NMOSトランジスタ19のドレイン電圧が低くなり、すなわちPMOSトランジスタ18のVGSが大きくなって、内部電源24に電荷を供給する。一方、内部電源24の電圧レベルが基準電位より高くなると、PMOSトランジスタ16,17のゲートの電圧レベルが低くなる。従ってPMOSトランジスタ18のゲートの電圧レベルが高くなって、内部電源24への電荷供給が抑制される。このようにして、内部電源VDDの電圧レベルは一定に保持される。
【0006】
【発明が解決しようとする課題】
図14に示す構造の半導体集積回路においては、定常状態では、N+拡散層140を介してN形基板143に接続されるVPPの電圧レベルは、PMOSトランジスタのソース141を形成する拡散層に接続されるVDDの電圧レベルよりも高く、このPN接合部には逆バイアスがかかっている。ところが電源投入時、外部電源VCCの電圧レベルが低いときには、VPPの電圧レベルが十分上がらず、逆バイアスにならないおそれがある。
【0007】
図16に電源投入時におけるVCC、VDD、VPPの動作波形をタイミングチャートとして示す。電源投入時、まずVPPが立ち上がり(t=t0)、続いてVDDが立ち上がる(t=t1)。VPP、VDDの電圧が定常レベルに到達する過程で、P+拡散層141に接続されているVDDの電圧レベルが、N+拡散層140を介してN形基板143に接続されるVPPの電圧レベルに対して、PN接合部のポテンシャル電位を超えて高くなる状態が発生する(t=t2)と、このPN接合部が導通し、ラッチアップを起こしてしまう。
【0008】
この発明は、上記の問題点を解消するためになされたもので、電源投入時におけるラッチアップを防止し得る半導体集積回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明の半導体集積回路は、第1の電源を発生する第1電源発生回路と、第1の電源より電圧レベルが高い第2の電源を発生する第2電源発生回路とを備え、第1の電源がPMOSトランジスタのソースを形成するP+拡散層に接続され、第2の電源がN+拡散層を介してPMOSトランジスタのN形基板に接続された構成を前提とする。そして、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する電圧検知回路と、電圧検知回路の出力信号をその入力信号とし、第1の電源発生回路の動作開始時期を第2の電源発生回路の動作開始時期よりも遅延させる遅延回路とをさらに備える。
【0010】
第2の発明の半導体集積回路は、第1の電源を発生する第1電源発生回路と、第1の電源より電圧レベルが高い第2の電源を発生する第2電源発生回路とを備え、第1の電源がPMOSトランジスタのソースを形成するP+拡散層に接続された構成を前提とする。そして、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する電圧検知回路と、電圧検知回路の出力信号を入力信号として、時間Δtの遅延信号を発生する遅延回路と、遅延回路の出力を入力とし、第1の電源と第2の電源のいずれか一方を、N+拡散層を介してPMOSトランジスタのN形基板に接続するように切り替えられるスイッチ回路とをさらに備え、遅延回路の出力信号に基づいて、スイッチ回路を切り替えるように構成する。
【0011】
第3の発明の半導体集積回路は、第1の電源を発生する第1電源発生回路と、第1の電源より電圧レベルが高い第2の電源を発生する第2電源発生回路とを備え、第1の電源がPMOSトランジスタのソースを形成するP+拡散層に接続され、第2の電源がN+拡散層を介してPMOSトランジスタのN形基板に接続された構成を前提とする。そして、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する第1電圧検知回路と、第2の電源の電圧レベルを検知して論理が反転する信号を発生する第2電圧検知回路と、第1電圧検知回路および、第2電圧検知回路の出力信号に基づいて第1電源発生回路を動作開始させる制御回路とをさらに備える。
【0012】
第4の発明の半導体集積回路は、第1の電源を発生する第1電源発生回路と、第1の電源より電圧レベルが高い第2の電源を発生する第2電源発生回路とを備え、第1の電源がPMOSトランジスタのソースを形成するP+拡散層に接続された構成を前提とする。そして、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する第1電圧検知回路と、第2の電源の電圧レベルを検知して論理が反転する信号を発生する第2電圧検知回路と、第1電圧検知回路および第2電圧検知回路の出力信号を入力信号とする制御回路と、制御回路の出力信号をその入力信号とし、第1の電源と第2の電源のいずれか一方を、N+拡散層を介してPMOSトランジスタのN形基板に接続するように切り替えられるスイッチ回路とをさらに備え、制御回路は、第1電圧検知回路および第2電圧検知回路の出力信号に基づいて、スイッチ回路を切り替える信号を出力するように構成する。
【0013】
第5の発明の半導体集積回路は、第3または第4の発明において、第2電圧検知回路の検知レベルを、外部電源を基準とした電圧レベルとする。
【0014】
第6の発明の半導体集積回路は、第3または第4の発明において、第2電圧検知回路の検知レベルを、第1の電源の基準電位となる電圧を基準とした電圧レベルとする。
【0017】
【発明の実施の形態】
図1は、本発明の第1の実施形態における半導体集積回路の要部の構成を示す、PMOSトランジスタの断面略図を含む概略ブロック図である。図において、1はVDD発生回路であり、ソース9を形成するP+拡散層に接続されている。2はVPP発生回路であり、N+拡散層8を介してN形基板11に接続されている。VDD発生回路1には、遅延回路4を介して電圧検知回路3の出力が入力される。電圧検知回路3は外部電源5に接続されている。6はPMOSトランジスタのゲートへの入力、7はドレイン10からの出力を示す。
【0018】
図2に本発明の第1の実施形態におけるVDD発生回路1の回路構成を示す。図2のVDD発生回路は、図15の回路とほぼ同じ構成であり、同一の要素については同一の番号を付して説明を省略する。相違点は、NMOSトランジスタ21のゲートに、外部電源VCCではなく、図1の遅延回路4の出力が入力信号23として印加されている点である。すなわち、VDD発生回路1の動作を遅延回路4の出力信号で制御できる構成になっている。
【0019】
図3は上記実施形態の動作説明図であり、電源投入時のVCC、VDD、VPP,/PORの動作波形をタイミングチャートとして示したものである。なお、/PORは、外部電源VCCの電圧レベルを検知したときに“L”→“H”に論理が反転する信号である。
【0020】
外部電源VCCが投入された(t=0)後、VCCの電圧レベルが所定の電圧レベルに到達するまでは、電圧検知回路3の出力は、“L”を保持し、この電圧検知回路3の出力を入力信号とする遅延回路4の出力も“L”を保持する。従って、図2に示すVDD発生回路のNMOSトランジスタ21は、そのゲートが“L”でOFF状態にあるため、VDD発生回路は動作停止状態にある。t=t0でVPPは立ち上がる。その後VCCレベルが上昇し、所定の検知レベルに到達すると、電圧検知回路3の出力は“L”→“H”となる(t=t2)。遅延回路4の出力は,電圧検知回路3の出力を受けて時間Δt経過後に“L”→“H”となり、VDD発生回路1におけるNMOSトランジスタ21のゲートが“H”となって、VDD発生回路1は動作を開始する(t=t3)。
【0021】
このように、電圧検知回路3と遅延回路4を設けて、VDD発生回路1の動作開始時期を制御することにより、電源投入時に、PMOSトランジスタのP+拡散層9に接続されるVDDの電圧レベルが、N+拡散層8を介してN形基板に接続されるVPPの電圧レベルより高くなることがない。従って、電源投入時のラッチアップを未然に防止することができる。
【0022】
遅延回路4における遅延時間は、電源投入時のVDD発生回路1及びVPP発生回路2の立ち上がり特性に合わせて設定すればよい。
【0023】
図4は、本発明の第2の実施形態における半導体集積回路の要部の構成を示す、PMOSトランジスタの断面略図を含むブロック図である。図において、25はVDD発生回路であり、ソース34を形成するP+拡散層に接続されている。29はスイッチ回路であり、VDD発生回路25とVPP発生回路26とを選択的にN+拡散層33に接続する。スイッチ回路29には遅延回路28の出力が印加され、その出力に基づいてN+拡散層33に接続する電源が切り替えられる。遅延回路28には、電圧検知回路27の出力が接続されている。
【0024】
この構成において、スイッチ回路29は遅延回路28の出力により、電源投入時に外部電源VCCが所定の電圧レベルに到達するまでは、N形基板36にN+拡散層33を介してVDDを接続するように動作する。VCCが所定の電圧レベルに到達した後は、N形基板36にN+拡散層33を介してVPPを接続するように、スイッチ回路29が遅延回路28の出力により切り替えられる。従って、電源投入時にPMOSトランジスタのP+拡散層34の電圧レベルが、N形基板36の電圧レベルより高くなることはないので、電源投入時のラッチアップを未然に防止することができる。
【0025】
第5図は、本発明の第3の実施形態における半導体集積回路の要部の構成を示す、PMOSトランジスタの断面略図を含むブロック図である。図において、41はVDD発生回路であり、PMOSトランジスタのソース50に接続されている。42はVPP発生回路であり、PMOSトランジスタのN+拡散層49を介してN形基板52に接続されている。43はVCCの電圧検知回路43、44はVPPの電圧検知回路44であり、それらの出力は制御回路45に接続されている。制御回路45の出力はVDD発生回路41に入力される。
【0026】
図6に電圧検知回路44の回路例を示す。図において55、56はPMOSトランジスタ、57,58はNMOSトランジスタ、59はインバータである。PMOSトランジスタ55のゲートには外部電源VCC60が接続され、そのソースにはVPP61が接続されている。PMOSトランジスタ56のゲートはVSSに接続され、NMOSトランジスタ57のゲート及びドレインはNMOSトランジスタ58のゲートと接続されている。電源投入直後は、NMOSトランジスタ57,58はOFF、PMOSトランジスタ56はONであるから、出力信号63は“L”である。時間経過にともないVPPの電圧レベルが徐々に高くなり、その電圧レベルが「VCC+Vtp」に到達すると、PMOSトランジスタ55がONする。その結果、NMOSトランジスタ57,58のゲートの電圧レベルがそのしきい値より高くなると、NMOSトランジスタ57,58がONして、PMOSトランジスタ56、NMOSトランジスタ58を介してVCC−VSS間に電流が流れる。ここで、VtpはPMOSトランジスタ55のしきい値電圧である。この時、PMOSトランジスタ56、NMOSトランジスタ58の抵抗分割によりノードAの電圧レベルがインバータ59のスイッチングレベルより低くなると、出力信号63は“H”となる。すなわち、この電圧検知回路44は、電源投入時にVPPの電圧レベルが、外部電源VCCを基準として「VCC+Vtp」の電圧レベルに到達するまでは、“L”を保持し、「VCC+Vtp」に到達すると、“L”→“H”となる信号を出力する。
【0027】
図7に制御回路45の回路図例を示す。図において、65,66,67はNAND回路であり、68,69は入力信号、70は出力信号である。NAND回路65には信号68,69が入力され、NAND回路65の出力71とNAND回路67の出力72がNAND回路66に入力され、また、NAND回路67には信号69と出力信号70が入力される構成である。入力信号68としては電圧検知回路44の出力が、入力信号69としては電圧検知回路43の出力がそれぞれ印加される。
【0028】
図8は、上記構成の動作説明図で、電源投入時のVCC、VDD、VPP、/PORの挙動をタイミングチャートとして示したものである。
【0029】
外部電源VCCが投入され(t=0)、VCCの電圧レベルが所定の電圧レベルに到達するまでは、電圧検知回路43の出力は、“L”を保持するので、制御回路45の入力信号も“L”である。すなわち、NAND回路65,67の出力はともに“H”となるため、VPPの電圧検知回路44の出力にかかわらず、制御回路45の出力は“L”状態になってNAND回路67の出力72は“H”状態をラッチする。すなわち、VDD発生回路41は動作せず、VDDは“L”レベルのままである。
【0030】
ここで、VCCレベルが上昇し、所定の検知レベルに到達すると、電圧検知回路43の出力は“L”→“H”となり(t=t2)、この電圧検知回路43の出力信号が接続される制御回路45の入力信号69は“H”となる。この時、N+拡散層49を介してN形基板52に接続されるVPPレベルが所定の電圧レベルより低い時は、電圧検知回路44の出力は“L”のままであるため、NAND回路65の出力71も“H”を保持し、制御回路45の出力は“L”のままでVDD発生回路41は動作停止状態を保持している。時間の経過と共にVPPレベルが上昇し所定の電圧レベルに到達すると(t=t4)、電圧検知回路44の出力、すなわち制御回路45の入力信号68は“L”→“H”となる。それにより、NAND回路65の出力71は“H”→“L”となるため、制御回路45の出力は“L”→“H”となって、VDD発生回路は動作を開始する。制御回路45において、出力信号70が“L”→“H”となることで、NAND回路67の出力72は“L”をラッチするので、出力信号70は“H”を保持する。
【0031】
このように、VPPの電圧レベルを検知して、VPPレベルが所定の電圧レベルに到達した後にVDD発生回路を動作させることで、電源投入時にPMOSトランジスタのソースを形成するP+拡散層50の電圧レベルが、N形基板52の電圧レベルより高くなることがなくなるので、電源投入時のラッチアップを未然に防止することができる。ここで、図6の電圧検知回路において、PMOSトランジスタ55のゲートに、図2示したVDD発生回路で用いられる基準電位発生装置15(以下、その電位をVREFと記す)を接続すると、VPPの検知レベルは「VREF+Vtp」となる。このように、VDD発生回路の動作開始時期を決定するVPPの電圧検知レベルは、電源投入時のVCC、VDD、VPPの立ち上がり特性を考慮して最適なレベルに設定することができる。
【0032】
図9は、本発明の第4の実施形態における半導体集積回路の要部の構成を示す、PMOSトランジスタの断面略図を含むブロック図である。図において、75はVDD発生回路であり、PMOSトランジスタのソースを形成するP+拡散層85に接続されている。80はスイッチ回路であり、VDD発生回路75とVPP発生回路76とを選択的に、N+拡散層84を介してN形基板87に接続する。スイッチ回路80には制御回路79の出力が印加され、その出力に基づいてN+拡散層33に接続する電源が切り替えられる。77は外部電源VCCの電圧検知回路、78はVPPの電圧検知回路であり、それらの出力が制御回路79に接続されている。電圧検知回路78としては、図6と同様の回路を用いることができる。また、制御回路79としては、図7と同様の回路を用いることができる。
【0033】
上記ような構成にすることで、電源投入時に、外部電源VCCが所定の電圧レベルに到達し、かつ、VPPが所定の電圧レベルに到達するまでは、N形基板87にはN+拡散層84を介してVDDが接続されるように、制御回路79が動作する。また、VCCが所定の電圧レベルに到達し、かつVPPが所定の電圧レベルに到達した後は、N形基板87にはN+拡散層84を介してVPPが接続されるようになる。従って、電源投入時にPMOSトランジスタのソースを形成するP+拡散層85の電圧レベルが、N形基板87の電圧レベルより高くなることによって生ずるラッチアップを未然に防止することができる。
【0034】
以上、VPPの電圧検知回路、制御回路の回路例を図6,7に示したが、同様の効果を得ることができる回路構成であれば、上記構成に限定されない。
【0035】
ところで、一般的にVPPはワード線の昇圧電源として用いられるため、所望の電圧レベルは、メモリセルトランジスタのしきい値をVtmcとすると、「VDD+Vtmc」と表される。図10に、この「VDD+Vtmc」の検知レベルを得ることができる電圧検知回路の回路例を示す。図において、91,92はPMOSトランジスタ、93,94,95,96,97はNMOSトランジスタ、98、99はインバータである。PMOSトランジスタ91のソースには内部電源VDDが、NMOSトランジスタ95のドレインにはVPPが接続されている。NMOSトランジスタ93のゲートには、VDDまたはVCCが接続されている。また、PMOSトランジスタ91のゲートとドレインは短絡されてPMOSトランジスタ92のゲートに接続され、NMOSトランジスタ94のゲートとドレインは短絡されてNMOSトランジスタ96のゲートに接続されている。さらに、NMOSトランジスタ97にはインバータ98の出力がフィードバックされてヒステリシス特性を有する構成になっている。
【0036】
ここで、NMOSトランジスタ93はそのゲート幅が広く、抵抗成分として用いられている。NMOSトランジスタ95はメモリセルトランジスタと同じしきい値Vtmcを有するトランジスタである。定常状態においては、PMOSトランジスタ91、NMOSトランジスタ93、94を介してVDD―VSS間にDC電流が流れており、ノードPの電位はVDD−Vtp、ノードNの電位はVtnである。なお、VtnはNMOSトランジスタ94のしきい値電圧である。ここで、PMOSトランジスタ91,92のしきい値が等しく、またNMOSトランジスタ94,96のしきい値も等しいとすると、NMOSトランジスタ96は常時ONである。VPPの電圧レベルが「VDD+Vtmc」より低い場合は、NMOSトランジスタ95はOFFとなるので、ノードAはNMOSトランジスタ96を介してVSSにディスチャージされ、出力142は“L”となる。一方、VPPの電圧レベルが「VDD+Vtmc」以上になると、NMOSトランジスタ95およびPMOSトランジスタ92がONして、VPP−GND間に電流が流れる。VPP−GND間の抵抗分割によりノードAの電圧レベルがインバータ98のスイッチングレベルより高くなると、出力100は“H”となる。すなわちこの電圧検知回路は、VPPの電圧レベルが「VDD+Vtmc」より低い時は“L”を出力し、VPPの電圧レベルが「VDD+Vtmc」よりも高くなると“H”を出力する構成である。
【0037】
VPPレベルが低い時は、電圧検知回路の出力“L”を受けてVPP発生回路が動作してVPPノードに電荷を供給し、この電荷供給によりVPPレベルが検知レベルより高くなると、電圧検知回路の出力は“H”となるため、VPP発生回路は動作を停止して、VPPノードへの電荷供給を停止する。
【0038】
ところで、VPP発生回路は発振回路とポンプ回路とから構成されるが、発振回路の電源として外部電源VCCを用いると、VCCの電圧変動の影響を直接受けてしまうため、安定した特性を得るためには内部電源VDDを用いる方が好ましい。ここでVPP発生回路および電圧検知回路は内部電源VDDをその動作電源および検知レベルの基準電位とするが、上記実施形態1,3ではVPPの電圧レベルが十分高くなってからVDD発生回路が動作するようにしている。そのため、VDD発生回路の動作開始を遅延させてしまうと、電源投入時にVDDを電源とする電圧検知回路及びVPP回路が正常に動作しない可能性がある。
【0039】
そこで、上記問題点も解決する本発明における第5の実施形態の構成を示すブロック図を図11に示す。N形基板116上にはP+拡散層114、115を含むPMOSトランジスタが形成され、N形基板116上のN−Well122内には、P+拡散層119,120を含むPMOSトランジスタが形成されており、N−Well122とN形基板116は異なる電位を有する構造である。105はVDDA発生回路であり、PMOSトランジスタ1のP+拡散層114に接続されている。106はVPP発生回路であり、N+拡散層113を介してN形基板116に接続されている。107はVDDB発生回路であり、PMOSトランジスタ2のP+拡散層120と、N−Well122(N+拡散層121を介して)に接続されている。108はVPPの電圧検知回路、109はVDDBの電圧検知回路であり、それらの出力は制御回路110に入力される。制御回路110の出力はVDDA発生回路105に接続される。なお、VDDA発生回路105はVDDB発生回路107と同様の構成である。また、電圧検知回路108には、図10と同様の構成を、制御回路110には、図7と同様の構成を用いることができる。
【0040】
図12に、本実施形態における各電源波形をタイミングチャートとして示す。図において、/POR(VDD)は電圧検知回路109の出力であり、電源投入時にVDDBの電圧レベルを検知して“L”→“H”になる信号である。電源投入後当初は、VPPの電圧レベルは基準電位となるVDDBに対して十分な電圧レベルを有していないので電圧検知回路108の出力は“L”であり、制御回路110の出力も“L”となって、VDDA発生回路105は動作停止状態にある。時間の経過に伴ってVPPの電圧レベルが上昇し、その電圧レベルが「VDD+Vtmc」に到達すると(t=t3)、電圧検知回路108の出力が“H”となり、制御回路110の出力も“H”となって、VDDA発生回路105が動作を開始し、VDDAが立ち上がり始める。
【0041】
以上のように、電源投入時はまずVCCが、ついでVDDBが立ち上がり、さらに続いてVPPが立ち上がって、VPPの電圧レベルがVDDBを基準とした所定の電圧レベルに到達したことを検知した後に、VDDA発生回路105が動作を開始するため、PMOSトランジスタ1のN形基板116とP+拡散層114間のPN接合が導通することで生ずるラッチアップを防止することができるとともに、最適なVPPの電圧レベルを得ることができる。しかも、VDDA発生回路105とは別にVDDB発生回路107を設けることにより、VDDA発生回路105の動作開始を遅延させることに起因する、VPP発生回路106の動作に関する問題を回避できる。
【0042】
なお実施形態1〜4については、N形基板上にP−Wellが形成される構造のトランジスタについて、また実施形態5については、N形基板上にN−Wellが形成されるツインWell構造のトランジスタについて説明したが、P形基板上にP−Wellが形成されるツインWellや、N(P)形基板上にまず深いP(N)−Wellを形成し、その深いP(N)−Well領域内に、N(P)−Wellが形成されるトリプルWell構造のトランジスタにおいても、同様の効果を得ることができる。
【0043】
【発明の効果】
第1および第3の発明によれば、電源投入時に、N+拡散層を介してPMOSトランジスタのN形基板に接続されるVPPの電圧レベルが確立してから、PMOSトランジスタのP+拡散層に接続されるVDDを発生させるため、電源投入時に、PMOSトランジスタのP+拡散層の電圧レベルとN形基板の電圧レベルが逆転することで生ずる恐れがあったラッチアップを未然に防止できるという効果を奏する。
【0044】
また、第2、第4〜6の発明によれば、電源投入時にVCCが所定の電圧レベルに到達し、かつ、VPPレベルが所定の電圧レベルに到達するまでは、PMOSトランジスタのN形基板にはN+拡散層を介してP+拡散層と同じVDDが接続され、VPPの電圧レベルが十分確立した後は、N形基板にはN+拡散層を介してVPPが接続されるようにしたので、電源投入時にP+拡散層の電圧レベルとN形基板の電圧レベルが逆転することで生ずる恐れがあったラッチアップを未然に防止できるという効果を奏する。
【0045】
さらに、第7,第8の発明によれば、VDD発生回路を2つ設け、第2のVDD発生回路の出力レベルを基準としてVPPレベルが十分高くなってから、P+拡散層に接続される第1のVDD発生回路を動作させるようにしたので、電源投入時にP+拡散層に接続されるVDDの電圧レベルとN+拡散層を介してN形基板に接続されるVPPの電圧レベルが逆転することで生ずる恐れがあったラッチアップを未然に防止できる。加えて、最適なVPPの電圧レベルを得ることができるという効果を奏する。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態における半導体集積回路の要部の構成を示す、PMOSトランジスタの断面略図を含むブロック図
【図2】 図1の実施形態におけるVDD発生回路の回路図
【図3】 図1の実施形態における要部の動作波形を示すタイミングチャート
【図4】 本発明の第2の実施形態における半導体集積回路の要部の構成を示す、PMOSトランジスタの断面略図を含むブロック図
【図5】 本発明の第3の実施形態における半導体集積回路の要部の構成を示す、PMOSトランジスタの断面略図を含むブロック図
【図6】 図5の実施形態における電圧検知回路の回路図
【図7】 図5の実施形態における制御回路の回路図
【図8】 図5の実施形態における要部の動作波形を示すタイミングチャート
【図9】 本発明の第4の実施形態における半導体集積回路の要部の構成を示す、PMOSトランジスタの断面略図を含むブロック図
【図10】 電圧検知回路の他の例を示す回路図
【図11】 本発明の第5の実施形態における半導体集積回路の要部の構成を示す、PMOSトランジスタの断面略図を含むブロック図
【図12】 図11の実施形態における要部の動作波形を示すタイミングチャート
【図13】 従来例における、CMOSインバータの断面略図を含む各拡散層の電源接続を示すブロック図
【図14】 他の従来例における、CMOSインバータの断面略図を含む各拡散層の電源接続を示すブロック図
【図15】 図13及び図14の従来例において用いられるVDD発生回路の回路図
【図16】 図14の従来例における要部の動作波形を示すタイミングチャート
【符号の説明】
1 VDD発生回路
2 VPP発生回路
3 電圧検知回路
4 遅延回路
5 外部電源
8 N+拡散層
9 P+拡散層
11 N形基板
29 スイッチ回路
43,44 電圧検知回路
45 制御回路
80 スイッチ回路
105 VDD発生回路A
107 VDD発生回路B
Claims (6)
- 第1の電源を発生する第1電源発生回路と、前記第1の電源より電圧レベルが高い第2の電源を発生する第2電源発生回路とを備え、前記第1の電源がPMOSトランジスタのソースを形成するP+拡散層に接続され、前記第2の電源がN+拡散層を介してPMOSトランジスタのN形基板に接続された半導体集積回路において、さらに、
電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する電圧検知回路と、前記電圧検知回路の出力信号をその入力信号とし、前記第1の電源発生回路の動作開始時期を第2の電源発生回路の動作開始時期よりも遅延させる遅延回路とを備えたことを特徴とする半導体集積回路。 - 第1の電源を発生する第1電源発生回路と、前記第1の電源より電圧レベルが高い第2の電源を発生する第2電源発生回路とを備え、前記第1の電源がPMOSトランジスタのソースを形成するP+拡散層に接続された半導体集積回路において、
さらに、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する電圧検知回路と、前記電圧検知回路の出力信号を入力信号として、時間Δtの遅延信号を発生する遅延回路と、前記遅延回路の出力を入力とし、前記第1の電源と前記第2の電源のいずれか一方を、N+拡散層を介してPMOSトランジスタのN形基板に接続するように切り替えられるスイッチ回路とを備え、
前記遅延回路の出力信号に基づいて、前記スイッチ回路を切り替えるように構成された半導体集積回路。 - 第1の電源を発生する第1電源発生回路と、前記第1の電源より電圧レベルが高い第2の電源を発生する第2電源発生回路とを備え、前記第1の電源がPMOSトランジスタのソースを形成するP+拡散層に接続され、前記第2の電源がN+拡散層を介してPMOSトランジスタのN形基板に接続された半導体集積回路において、
さらに、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する第1電圧検知回路と、前記第2の電源の電圧レベルを検知して論理が反転する信号を発生する第2電圧検知回路と、前記第1電圧検知回路および、第2電圧検知回路の出力信号に基づいて前記第1電源発生回路を動作開始させる制御回路とを備えたことを特徴とする半導体集積回路。 - 第1の電源を発生する第1電源発生回路と、前記第1の電源より電圧レベルが高い第2の電源を発生する第2電源発生回路とを備え、前記第1の電源がPMOSトランジスタのソースを形成するP+拡散層に接続された半導体集積回路において、
さらに、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する第1電圧検知回路と、前記第2の電源の電圧レベルを検知して論理が反転する信号を発生する第2電圧検知回路と、前記第1電圧検知回路および第2電圧検知回路の出力信号を入力信号とする制御回路と、前記制御回路の出力信号をその入力信号とし、前記第1の電源と前記第2の電源のいずれか一方を、N+拡散層を介してPMOSトランジスタのN形基板に接続するように切り替えられるスイッチ回路とを備え、
前記制御回路は、前記第1電圧検知回路および前記第2電圧検知回路の出力信号に基づいて、前記スイッチ回路を切り替える信号を出力することを特徴とする半導体集積回路。 - 前記第2電圧検知回路の検知レベルは、外部電源を基準とした電圧レベルであることを特徴とする請求項3または4記載の半導体集積回路。
- 前記第2電圧検知回路の検知レベルは、前記第1の電源の基準電位となる電圧を基準とした電圧レベルであることを特徴とする請求項3または4記載の半導体集積回路。
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