JPH025058B2 - - Google Patents
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- JPH025058B2 JPH025058B2 JP14393180A JP14393180A JPH025058B2 JP H025058 B2 JPH025058 B2 JP H025058B2 JP 14393180 A JP14393180 A JP 14393180A JP 14393180 A JP14393180 A JP 14393180A JP H025058 B2 JPH025058 B2 JP H025058B2
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係わり、特に電
力遅延積を小としたまま低消費電力化が可能とな
るMOS型集積回路に関する。
力遅延積を小としたまま低消費電力化が可能とな
るMOS型集積回路に関する。
従来、ＮチヤンネルＥ／Ｄ（エンハンスメン
ト／デプレツシヨン）型インバータのスタンド・
バイ・モード（stand by mode）における消費
電力を減らす方法として、第１図のようなMOS
型インバータ構成が実施されている。これは、Ｅ
型の駆動MOSトランジスタT1とＤ型の負荷MOS
トランジスタT2よりなるＥ／Ｄ型インバータと
その電源VDDとの間にＩ型MOSトランジスタ（ス
レツシヨルド電圧が略零ボルト）T3を付加した
ものである。このトランジスタT3はチツプ・イ
ネーブル信号により制御され、アクテイブ・
モード（active mode）においては信号が高
レベルとなり、あたかもトランジスタT3が存在
しないかのようにふるまう。しかしスタンド・バ
イ・モードになると、信号が低レベルになり、
トランジスタT3がオフして電源VDDとＥ／Ｄ型イ
ンバータ間を切り離すことにより、消費電力量を
少なくする働きをする。またこの回路は、高速動
作を得るため、PN接合容量を減らすため、また
余分な電源を使わないように第２図のようなセル
フ・サブ・バイアス電圧発生部（self sub blas
generator）１により、バツク・バイアス（back
bias）電圧を集積回路の基板に印加するのが通例
である。ここで印加されるバツク・バイアス電圧
は、通常−2.5V（接地は零ボルト）程度である。
このように第１図，第２図の方法によつて、スタ
ンド・バイ・モードにおける消費電力は少なくで
きたが、トランジスタT3がＩ型となつて電流を
遮断しようとする場合は、完全オフ状態ではない
ため、相補型MOS回路を用いたスタンド・バ
イ・モードにおける消費電力と比較して電力が大
となるのが現実であつた。
ト／デプレツシヨン）型インバータのスタンド・
バイ・モード（stand by mode）における消費
電力を減らす方法として、第１図のようなMOS
型インバータ構成が実施されている。これは、Ｅ
型の駆動MOSトランジスタT1とＤ型の負荷MOS
トランジスタT2よりなるＥ／Ｄ型インバータと
その電源VDDとの間にＩ型MOSトランジスタ（ス
レツシヨルド電圧が略零ボルト）T3を付加した
ものである。このトランジスタT3はチツプ・イ
ネーブル信号により制御され、アクテイブ・
モード（active mode）においては信号が高
レベルとなり、あたかもトランジスタT3が存在
しないかのようにふるまう。しかしスタンド・バ
イ・モードになると、信号が低レベルになり、
トランジスタT3がオフして電源VDDとＥ／Ｄ型イ
ンバータ間を切り離すことにより、消費電力量を
少なくする働きをする。またこの回路は、高速動
作を得るため、PN接合容量を減らすため、また
余分な電源を使わないように第２図のようなセル
フ・サブ・バイアス電圧発生部（self sub blas
generator）１により、バツク・バイアス（back
bias）電圧を集積回路の基板に印加するのが通例
である。ここで印加されるバツク・バイアス電圧
は、通常−2.5V（接地は零ボルト）程度である。
このように第１図，第２図の方法によつて、スタ
ンド・バイ・モードにおける消費電力は少なくで
きたが、トランジスタT3がＩ型となつて電流を
遮断しようとする場合は、完全オフ状態ではない
ため、相補型MOS回路を用いたスタンド・バ
イ・モードにおける消費電力と比較して電力が大
となるのが現実であつた。
本発明は上記実情に鑑みてなされたもので、回
路のアクテイブ・モードにおけるバツク・バイア
ス電圧に比較して、スタンド・バイ・モードに対
するバツク・バイアス電圧を絶対値で高くするよ
うに切換えることにより、電力遅延積を小とした
まま低消費電力化が可能となる半導体集積回路装
置を提供しようとするものである。
路のアクテイブ・モードにおけるバツク・バイア
ス電圧に比較して、スタンド・バイ・モードに対
するバツク・バイアス電圧を絶対値で高くするよ
うに切換えることにより、電力遅延積を小とした
まま低消費電力化が可能となる半導体集積回路装
置を提供しようとするものである。
以下図面を参照して本発明の一実施例を説明す
る。第３図，第４図は同実施例を示すが、これら
は第１図，第２図のものと構成的に対応させた場
合の例であるから、対応個所には同一の符号を用
いることにする。第３図において、電源VDDと出
力端outとの間には、負荷素子（抵抗）Ｒ及び
MOSトランジスタT31が直列接続され、電源（接
地）VSSと出力端outとの間には、駆動MOSトラ
ンジスタT1が接続されている。このトランジス
タT1のゲートには入力inが供給され、トランジ
スタT31のゲートにはチツプイネーブル信号が
供給される。
る。第３図，第４図は同実施例を示すが、これら
は第１図，第２図のものと構成的に対応させた場
合の例であるから、対応個所には同一の符号を用
いることにする。第３図において、電源VDDと出
力端outとの間には、負荷素子（抵抗）Ｒ及び
MOSトランジスタT31が直列接続され、電源（接
地）VSSと出力端outとの間には、駆動MOSトラ
ンジスタT1が接続されている。このトランジス
タT1のゲートには入力inが供給され、トランジ
スタT31のゲートにはチツプイネーブル信号が
供給される。
第４図において、セルフ・サブ・バイアス電圧
発生部１1は、チツプイネーブル信号が高レベ
ルの時、第１のVBB（バツク・バイアス電圧）を
出力し、セルフ・サブ・バイアス電圧発生部１2
は、チツプイネーブル信号が低レベルの時、
つまりインバータ１１の出力が高レベルの時、第
２のバツク・バイアス電圧を出力する。
発生部１1は、チツプイネーブル信号が高レベ
ルの時、第１のVBB（バツク・バイアス電圧）を
出力し、セルフ・サブ・バイアス電圧発生部１2
は、チツプイネーブル信号が低レベルの時、
つまりインバータ１１の出力が高レベルの時、第
２のバツク・バイアス電圧を出力する。
第３図のトランジスタT1はＥ型であり、負荷
の抵抗Ｒと合わせてＥ／Ｒ型インバータを構成し
ている。ここで、このインバータが通常のＥ／Ｒ
インバータと異なる点は、これと電源VDDとの間
Ｉ型或いはＤ型MOSトランジスタT31を有し、こ
のトランジスタT31のゲートにはチツプイネーブ
ル信号が与えられているため、アクテイブ・
モードにおいてはトランジスタT31はオン状態、
スタンド・バイ・モードにおいてはオフ状態とな
つて、電源ラインとＥ／Ｒ型インバータを完全に
切り離すことである。例えば、第３図のアクテイ
ブ・モードにおいては、セルフ・サブ・バイアス
電圧VBBは−2.5Vであり、信号の高レベルは
5Vであり、この電圧で充分電流を流すことがで
き、出力outに略電源電圧VDDの5Vが出力できる。
一方スタンド・バイ・モードにおいては、セル
フ・サブ・バイアス電圧VBBは−5V以上例えば−
6V等となり、信号は低レベルつまり零Ｖとな
り、VBB＝−2.5VではＩ型或いはＤ型であつたも
のが、VBB＝−5VではトランジスタT31はＥ型と
なり、電流を略完全に遮断することができる。
の抵抗Ｒと合わせてＥ／Ｒ型インバータを構成し
ている。ここで、このインバータが通常のＥ／Ｒ
インバータと異なる点は、これと電源VDDとの間
Ｉ型或いはＤ型MOSトランジスタT31を有し、こ
のトランジスタT31のゲートにはチツプイネーブ
ル信号が与えられているため、アクテイブ・
モードにおいてはトランジスタT31はオン状態、
スタンド・バイ・モードにおいてはオフ状態とな
つて、電源ラインとＥ／Ｒ型インバータを完全に
切り離すことである。例えば、第３図のアクテイ
ブ・モードにおいては、セルフ・サブ・バイアス
電圧VBBは−2.5Vであり、信号の高レベルは
5Vであり、この電圧で充分電流を流すことがで
き、出力outに略電源電圧VDDの5Vが出力できる。
一方スタンド・バイ・モードにおいては、セル
フ・サブ・バイアス電圧VBBは−5V以上例えば−
6V等となり、信号は低レベルつまり零Ｖとな
り、VBB＝−2.5VではＩ型或いはＤ型であつたも
のが、VBB＝−5VではトランジスタT31はＥ型と
なり、電流を略完全に遮断することができる。
またインバータの負荷となる抵抗Ｒは、バツ
ク・バイアス電圧が−2.5Vから−5V、そして−
5Vから−2.5Vに変動しても常に変わらない電流
供給能力をもち、第１図の如きＤ型トランジスタ
を用いた負荷がバツク・バイアス電圧依存性があ
るのと比較して、電力遅延積が良好になる。
ク・バイアス電圧が−2.5Vから−5V、そして−
5Vから−2.5Vに変動しても常に変わらない電流
供給能力をもち、第１図の如きＤ型トランジスタ
を用いた負荷がバツク・バイアス電圧依存性があ
るのと比較して、電力遅延積が良好になる。
またモード切り換え用トランジスタT31は、ア
クテイブ・モードではＩ型或いはＤ型となり、ス
タンド・バイ・モードでは完全なＥ型となること
が望ましく、第５図のようなVth（スレツシヨルド
電圧）とバツク・バイアス電圧依存性をもつこと
が望ましい。即ちバツク・バイアス電圧が絶対値
で−5Vより大きくなるとき、強いＥ型になるこ
とが望ましい。従つて第６図に示すように、トラ
ンジスタT31のゲートから基板の深さ方向の空令
層の伸びに従つて、VBB＝−5Vのバツク・バイア
ス電圧印加時において、VBB＝−2.5Vのバツク・
バイアス電圧印加時より基板不純物濃度が高い方
が望ましい。図中矢印ａで示される点線は、VBB
＝−2.5V印加時の空令層の伸びを示し、矢印ｂ
で示される点線は、VBB＝−5V印加時の空令層の
伸びを示す。
クテイブ・モードではＩ型或いはＤ型となり、ス
タンド・バイ・モードでは完全なＥ型となること
が望ましく、第５図のようなVth（スレツシヨルド
電圧）とバツク・バイアス電圧依存性をもつこと
が望ましい。即ちバツク・バイアス電圧が絶対値
で−5Vより大きくなるとき、強いＥ型になるこ
とが望ましい。従つて第６図に示すように、トラ
ンジスタT31のゲートから基板の深さ方向の空令
層の伸びに従つて、VBB＝−5Vのバツク・バイア
ス電圧印加時において、VBB＝−2.5Vのバツク・
バイアス電圧印加時より基板不純物濃度が高い方
が望ましい。図中矢印ａで示される点線は、VBB
＝−2.5V印加時の空令層の伸びを示し、矢印ｂ
で示される点線は、VBB＝−5V印加時の空令層の
伸びを示す。
第４図のセルフ・サブ・バイアス電圧発生部で
は、信号がアクテイブ・モードで高レベルの
時電圧発生部１1が働いてVBB＝−2.5Vを集積回
路基板に印加し、信号がスタンド・バイ・モ
ードで低レベルの時電圧発生部１2が働いてVBB＝
−5Vを集積回路基板に印加する。電圧発生部１2
はそのチヤージ・ポンプ能力を、電圧発生部１1
のそれに較べて少なくし、スタンド・バイ・モー
ドにおける電圧発生部１2の電流をほとんど消費
せずに、バツク・バイアス電圧を印加するように
する。
は、信号がアクテイブ・モードで高レベルの
時電圧発生部１1が働いてVBB＝−2.5Vを集積回
路基板に印加し、信号がスタンド・バイ・モ
ードで低レベルの時電圧発生部１2が働いてVBB＝
−5Vを集積回路基板に印加する。電圧発生部１2
はそのチヤージ・ポンプ能力を、電圧発生部１1
のそれに較べて少なくし、スタンド・バイ・モー
ドにおける電圧発生部１2の電流をほとんど消費
せずに、バツク・バイアス電圧を印加するように
する。
なお本発明は上記実施例のみに限定されず、
種々の応用が可能である。例えば実施例ではバツ
ク・バイアス電圧VBBが基準電圧（接地）VSSよ
り低い場合を述べたが、逆極構成の場合はVSSよ
り高くなる。また本発明装置の用途は、例えばス
タテイツク型メモリーの周辺回路として好適す
る。
種々の応用が可能である。例えば実施例ではバツ
ク・バイアス電圧VBBが基準電圧（接地）VSSよ
り低い場合を述べたが、逆極構成の場合はVSSよ
り高くなる。また本発明装置の用途は、例えばス
タテイツク型メモリーの周辺回路として好適す
る。
以上説明した如く本発明によれば、基板バイア
ス電圧を、アクテイブ・モードとスタンド・バ
イ・モードに応じて切換えるようにし、インバー
タ回路のスイツチ用MOSトランジスタがＩ型或
いはＤ型とＥ型トランジスタとして機能するよう
にしたから、消費電力及び電力遅延積が共に小と
なる半導体集積回路が提供できるものである。ま
た従来の集積回路では、該回路の各個別のインバ
ータにそれぞれ入力パルスに同期して、インバー
タの負荷素子にのみバツクバイアス或いは負荷素
子のゲートに入力パルスを印加している。従つて
２個以上のインバータを使用する場合、それぞれ
違つた入力が入るのでそれぞれ違つたパルスを負
荷素子に印加する必要がある。これに対し本発明
では、１個のインバータを構成する各素子（IC
チツプ全体と等価）に同じ基板バイアスを印加す
ることを前提としており、多数あるインバータに
全く同一の基板バイアスを印加する。このためそ
れぞれのインバータに違つたバツクバイアスを印
加するための配線及びアイソレーシヨンを必要と
せず、上記従来のものに比較して集積度が大幅に
上がり、チツプサイズを小さくできる。更に個々
のインバータに違つた基板バイアスを印加するた
めのコントロール回路も必要とせず、回路を簡単
化できかつ電力消費を小さくできるものである。
ス電圧を、アクテイブ・モードとスタンド・バ
イ・モードに応じて切換えるようにし、インバー
タ回路のスイツチ用MOSトランジスタがＩ型或
いはＤ型とＥ型トランジスタとして機能するよう
にしたから、消費電力及び電力遅延積が共に小と
なる半導体集積回路が提供できるものである。ま
た従来の集積回路では、該回路の各個別のインバ
ータにそれぞれ入力パルスに同期して、インバー
タの負荷素子にのみバツクバイアス或いは負荷素
子のゲートに入力パルスを印加している。従つて
２個以上のインバータを使用する場合、それぞれ
違つた入力が入るのでそれぞれ違つたパルスを負
荷素子に印加する必要がある。これに対し本発明
では、１個のインバータを構成する各素子（IC
チツプ全体と等価）に同じ基板バイアスを印加す
ることを前提としており、多数あるインバータに
全く同一の基板バイアスを印加する。このためそ
れぞれのインバータに違つたバツクバイアスを印
加するための配線及びアイソレーシヨンを必要と
せず、上記従来のものに比較して集積度が大幅に
上がり、チツプサイズを小さくできる。更に個々
のインバータに違つた基板バイアスを印加するた
めのコントロール回路も必要とせず、回路を簡単
化できかつ電力消費を小さくできるものである。
第１図はMOSインバータ回路図、第２図はセ
ルフ・サブ・バイアス電圧発生部のブロツク図、
第３図は本発明の一実施例の回路図、第４図は同
回路のセルフ・サブ・バイアス電圧発生部のブロ
ツク図、第５図，第６図は同実施例の特性説明図
である。 T1…駆動素子、T31…スイツチ用トランジス
タ、Ｒ…負荷抵抗、１1，１2…セルフ・サブ・バ
イアス電圧発生部。
ルフ・サブ・バイアス電圧発生部のブロツク図、
第３図は本発明の一実施例の回路図、第４図は同
回路のセルフ・サブ・バイアス電圧発生部のブロ
ツク図、第５図，第６図は同実施例の特性説明図
である。 T1…駆動素子、T31…スイツチ用トランジス
タ、Ｒ…負荷抵抗、１1，１2…セルフ・サブ・バ
イアス電圧発生部。
Claims (1)
- 【特許請求の範囲】 １ 第１の電位供給端と出力端との間に負荷素子
及びMOS型トランジスタを直列接続し、第２の
電位供給端と前記出力端との間に駆動素子を設け
たMOS型インバータと、該インバータを構成す
る半導体基体に対し、アクテイブ・モードで第１
のセルフ・サブ・バイアス電圧を発生し、スタン
ド・バイ・モードで第２のセルフ・サブ・バイア
ス電圧を発生するバイアス電圧発生手段とを具備
し、前記MOS型トランジスタを、前記第１のセ
ルフ・サブ・バイアス電圧発生時にはＩ型或いは
Ｄ型MOSトランジスタとして、前記第２のセル
フ・サブ・バイアス電圧発生時にはＥ型MOSト
ランジスタとしてそれぞれ動作させるようにした
ことを特徴とする半導体集積回路装置。 ２ 前記負荷素子は抵抗である特許請求の範囲第
１項に記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14393180A JPS5767332A (en) | 1980-10-15 | 1980-10-15 | Semiconductor integrated circuit device |
| US06/260,994 US4460835A (en) | 1980-05-13 | 1981-05-06 | Semiconductor integrated circuit device with low power consumption in a standby mode using an on-chip substrate bias generator |
| DE8181103606T DE3162416D1 (en) | 1980-05-13 | 1981-05-11 | Semiconductor integrated circuit device |
| EP81103606A EP0039946B1 (en) | 1980-05-13 | 1981-05-11 | Semiconductor integrated circuit device |
| CA000377457A CA1185665A (en) | 1980-05-13 | 1981-05-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14393180A JPS5767332A (en) | 1980-10-15 | 1980-10-15 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5767332A JPS5767332A (en) | 1982-04-23 |
| JPH025058B2 true JPH025058B2 (ja) | 1990-01-31 |
Family
ID=15350404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14393180A Granted JPS5767332A (en) | 1980-05-13 | 1980-10-15 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5767332A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4535259A (en) * | 1982-06-18 | 1985-08-13 | Seeq Technology, Inc. | Sense amplifier for use with a semiconductor memory array |
| JP5015029B2 (ja) * | 2007-03-09 | 2012-08-29 | パナソニック株式会社 | 昇圧回路に用いられる電流制御回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50113164A (ja) * | 1974-02-13 | 1975-09-05 | ||
| JPS50144373A (ja) * | 1974-05-09 | 1975-11-20 | ||
| JPS5270741A (en) * | 1975-12-09 | 1977-06-13 | Mitsubishi Electric Corp | Mos logical circuit |
| JPS53121563A (en) * | 1977-03-31 | 1978-10-24 | Seiko Instr & Electronics Ltd | Driving circuit |
-
1980
- 1980-10-15 JP JP14393180A patent/JPS5767332A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50113164A (ja) * | 1974-02-13 | 1975-09-05 | ||
| JPS50144373A (ja) * | 1974-05-09 | 1975-11-20 | ||
| JPS5270741A (en) * | 1975-12-09 | 1977-06-13 | Mitsubishi Electric Corp | Mos logical circuit |
| JPS53121563A (en) * | 1977-03-31 | 1978-10-24 | Seiko Instr & Electronics Ltd | Driving circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5767332A (en) | 1982-04-23 |
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