JP2003273725A - 集積回路論理デバイス - Google Patents
集積回路論理デバイスInfo
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
Abstract
(57)【要約】
【課題】 論理デバイスおよびレジスタなどの状態を
「スタンドバイ」モード中に失うことなく、回路の漏れ
電流を減少させる。 【解決手段】 ＰＮダイオードの代わりに上部および下
部のＭＯＳトランジスタを追加することにより、外部電
圧源を内部電圧ノードに結合し、論理回路でデータを維
持できるレベルへと内部電圧をクランプする。外部電源
電圧を用いることで、「スタンドバイ」モード時にボデ
ィ効果の増加によってトランジスタのしきい値電圧が上
昇し、漏れが減少する。
「スタンドバイ」モード中に失うことなく、回路の漏れ
電流を減少させる。 【解決手段】 ＰＮダイオードの代わりに上部および下
部のＭＯＳトランジスタを追加することにより、外部電
圧源を内部電圧ノードに結合し、論理回路でデータを維
持できるレベルへと内部電圧をクランプする。外部電源
電圧を用いることで、「スタンドバイ」モード時にボデ
ィ効果の増加によってトランジスタのしきい値電圧が上
昇し、漏れが減少する。
Description
【０００１】
【発明の背景】この発明は、一般的に集積回路（“Ｉ
Ｃ”）デバイスの分野に関する。より特定的には、この
発明は「アクティブ」および「スタンドバイ」の動作モ
ードを有するＩＣデバイスのための、データ保持を備え
た効率的な論理電力ゲート制御のための技術に関するも
のである。
Ｃ”）デバイスの分野に関する。より特定的には、この
発明は「アクティブ」および「スタンドバイ」の動作モ
ードを有するＩＣデバイスのための、データ保持を備え
た効率的な論理電力ゲート制御のための技術に関するも
のである。
【０００２】ＩＣメモリデバイスのための電力ゲート制
御周辺論理ブロックが公知である。これら回路の漏れ電
流を減少させる試みの中で、これまで２つの顕著な問題
が明らかとなってきた。第１に、付加的に電力ゲート制
御を行なった場合でも、漏れ電流はまだ容認できないほ
ど高くなる。第２に、論理デバイス、ラッチ、フリップ
フロップおよびレジスタなどの状態は、「スタンドバ
イ」モード、すなわち電力がゲート制御されたモード中
に、失われてしまう。
御周辺論理ブロックが公知である。これら回路の漏れ電
流を減少させる試みの中で、これまで２つの顕著な問題
が明らかとなってきた。第１に、付加的に電力ゲート制
御を行なった場合でも、漏れ電流はまだ容認できないほ
ど高くなる。第２に、論理デバイス、ラッチ、フリップ
フロップおよびレジスタなどの状態は、「スタンドバ
イ」モード、すなわち電力がゲート制御されたモード中
に、失われてしまう。
【０００３】米国特許第５，９７３，５５２号は、電力
ゲート制御デバイスのゲート電圧を或る昇圧レベルまで
上げることによって第１の問題に対処する試みである。
この試みは、これらデバイスの望ましくない電流漏れ
（サブスレッショルド電流）を減少させるのに効果的で
あるが、煩わしいプロセスである。この特定の特許明細
書にはさらに、この目的を果たすために、より多くの回
路を追加してＶｂｂまたはＶｐｐ電源から消費される電
荷を最小限にする手段が記載されている。
ゲート制御デバイスのゲート電圧を或る昇圧レベルまで
上げることによって第１の問題に対処する試みである。
この試みは、これらデバイスの望ましくない電流漏れ
（サブスレッショルド電流）を減少させるのに効果的で
あるが、煩わしいプロセスである。この特定の特許明細
書にはさらに、この目的を果たすために、より多くの回
路を追加してＶｂｂまたはＶｐｐ電源から消費される電
荷を最小限にする手段が記載されている。
【０００４】第２の問題に関しては、１９９８年のＶＬ
ＳＩ回路シンポジウム技術論文摘要（Symposium on VLS
I Circuits Digest of Technical Papers）で、クマガ
イ（Kumagai）他により発表された「低しきい値電圧Ｃ
ＭＯＳ回路のための新規の電力低減技法（A Novel Powe
ring-down Scheme for Low Vt CMOS Circuits）」と題
された論文において、電力がゲート制御された論理の論
理状態を維持するやり方の概略が述べられているが、こ
れは低電圧の相補型金属酸化膜半導体（“ＣＭＯＳ”）
回路に対しては役に立たない。この論文では、記載のよ
うに特にＰＮダイオードを用いて内部電源を外部電源の
ダイオード降下内へとクランプする例が示されている。
このアプローチは１．５Ｖの範囲で動作する回路に関し
ては許容できるかもしれないが、０．８Ｖ以下の範囲の
超低電圧設計に対しては機能しない。
ＳＩ回路シンポジウム技術論文摘要（Symposium on VLS
I Circuits Digest of Technical Papers）で、クマガ
イ（Kumagai）他により発表された「低しきい値電圧Ｃ
ＭＯＳ回路のための新規の電力低減技法（A Novel Powe
ring-down Scheme for Low Vt CMOS Circuits）」と題
された論文において、電力がゲート制御された論理の論
理状態を維持するやり方の概略が述べられているが、こ
れは低電圧の相補型金属酸化膜半導体（“ＣＭＯＳ”）
回路に対しては役に立たない。この論文では、記載のよ
うに特にＰＮダイオードを用いて内部電源を外部電源の
ダイオード降下内へとクランプする例が示されている。
このアプローチは１．５Ｖの範囲で動作する回路に関し
ては許容できるかもしれないが、０．８Ｖ以下の範囲の
超低電圧設計に対しては機能しない。
【０００５】さらに、１９９５年のＩＥＥＥ国際固体素
子回路会議（IEEE International Solid-State Circuit
s Conference）（ＩＳＳＣＣ）で発表された、ヤマガタ
（Yamagata）他による「低電圧動作および／またはギガ
スケールＤＲＡＭのための回路設計技術（Circuit Desi
gn Techniques for Low-Voltage Operating and/or Gig
a-Scale DRAMs）」と題された論文の２４８〜２４９頁
では、論理トランジスタ本体を外部電源に結び付ける例
が示されているが、これはスタンドバイモードに入る速
度およびこれから出る速度などのさまざまな理由のため
であり、スタンドバイモードでの電流漏れを減少させる
ためではない。
子回路会議（IEEE International Solid-State Circuit
s Conference）（ＩＳＳＣＣ）で発表された、ヤマガタ
（Yamagata）他による「低電圧動作および／またはギガ
スケールＤＲＡＭのための回路設計技術（Circuit Desi
gn Techniques for Low-Voltage Operating and/or Gig
a-Scale DRAMs）」と題された論文の２４８〜２４９頁
では、論理トランジスタ本体を外部電源に結び付ける例
が示されているが、これはスタンドバイモードに入る速
度およびこれから出る速度などのさまざまな理由のため
であり、スタンドバイモードでの電流漏れを減少させる
ためではない。
【０００６】
【発明の概要】ここに開示されたこの発明に従う、「ア
クティブ」および「スタンドバイ」動作モードを有する
ＩＣデバイスのための、データ保持を備えた効果的な論
理電力ゲート制御の技術は、従来のアプローチで遭遇す
る上述の両方の問題を克服するものである。
クティブ」および「スタンドバイ」動作モードを有する
ＩＣデバイスのための、データ保持を備えた効果的な論
理電力ゲート制御の技術は、従来のアプローチで遭遇す
る上述の両方の問題を克服するものである。
【０００７】背景として、金属酸化膜半導体（“ＭＯ
Ｓ”）トランジスタのしきい値電圧（“Ｖｔ”）は、バ
ックコンタクトすなわち「バックゲート」に印加された
電圧の影響を受けることが知られている。ソースとバル
クとの間の電圧差（“ＶBS”）は、空乏層の幅を変化さ
せ、こうして、空乏領域における電荷の変化によって酸
化物での電荷も変化する。これは「ボディ効果（body e
ffect）」または基板バイアス効果として知られ、換言
すればこれは、バックコンタクトに対する基板電圧また
はバルク電圧の変動によるＭＯＳトランジスタのしきい
値電圧の変動である。
Ｓ”）トランジスタのしきい値電圧（“Ｖｔ”）は、バ
ックコンタクトすなわち「バックゲート」に印加された
電圧の影響を受けることが知られている。ソースとバル
クとの間の電圧差（“ＶBS”）は、空乏層の幅を変化さ
せ、こうして、空乏領域における電荷の変化によって酸
化物での電荷も変化する。これは「ボディ効果（body e
ffect）」または基板バイアス効果として知られ、換言
すればこれは、バックコンタクトに対する基板電圧また
はバルク電圧の変動によるＭＯＳトランジスタのしきい
値電圧の変動である。
【０００８】この発明の技術に従うと、先行技術のアプ
ローチに固有の第１に挙げた問題は、外部電圧源（“Ｖ
ＣＣEXT”および“ＶＳＳEXT”）を用いて、ＶＣＣext
＝ＶＣＣintかつＶＳＳext＝ＶＳＳint（ここで“ＶＣ
ＣINT”および“ＶＳＳINT”は内部電源ノード上の電
圧）のときにＭＯＳデバイスのＶｔを変化させず、か
つ、ＶＣＣintおよびＶＳＳintがボディ効果の増加のた
め互いに対してドリフトする「スタンドバイ」モード中
には、Ｖｔを上昇させて漏れを減少させることにより、
解決される。これは本質的に、論理デバイスの漏れの増
加に伴い内部電圧源が低下し、こうしてバックゲート電
圧が増加する、正のフィードバック効果を構成する。
ローチに固有の第１に挙げた問題は、外部電圧源（“Ｖ
ＣＣEXT”および“ＶＳＳEXT”）を用いて、ＶＣＣext
＝ＶＣＣintかつＶＳＳext＝ＶＳＳint（ここで“ＶＣ
ＣINT”および“ＶＳＳINT”は内部電源ノード上の電
圧）のときにＭＯＳデバイスのＶｔを変化させず、か
つ、ＶＣＣintおよびＶＳＳintがボディ効果の増加のた
め互いに対してドリフトする「スタンドバイ」モード中
には、Ｖｔを上昇させて漏れを減少させることにより、
解決される。これは本質的に、論理デバイスの漏れの増
加に伴い内部電圧源が低下し、こうしてバックゲート電
圧が増加する、正のフィードバック効果を構成する。
【０００９】次に、従来の設計に関する第２に特定した
問題は、ＰＮダイオードの代わりに追加の上部および下
部のＭＯＳトランジスタノードを用いて外部電圧源を内
部電圧に結合することにより克服される。これら追加の
デバイスは、データを論理回路で維持できるレベルへと
内部電圧をクランプするよう働くが、これは、トランジ
スタのＶｔをダイオードのビルトイン電圧である０．７
Ｖよりもはるかに小さくできることによる。
問題は、ＰＮダイオードの代わりに追加の上部および下
部のＭＯＳトランジスタノードを用いて外部電圧源を内
部電圧に結合することにより克服される。これら追加の
デバイスは、データを論理回路で維持できるレベルへと
内部電圧をクランプするよう働くが、これは、トランジ
スタのＶｔをダイオードのビルトイン電圧である０．７
Ｖよりもはるかに小さくできることによる。
【００１０】ここで特に開示されるのは、電源電圧入力
ラインおよび基準電圧入力ラインを有する集積回路論理
デバイスである。集積回路デバイスは内部電源電圧ノー
ドを含み、これは第１のＭＯＳトランジスタのゲート端
子に供給された入力信号に応答して電源電圧ラインに選
択的に結合可能である。内部基準電圧ノードが同様に、
第２のＭＯＳトランジスタのゲート端子に与えられた入
力信号の補数に応答して基準電圧ラインに選択的に結合
可能である。第３のＭＯＳトランジスタが電源電圧ライ
ンと内部電源電圧ノードとの間で第１のＭＯＳトランジ
スタと並列に結合され、第３のトランジスタのゲート端
子は電源電圧ラインに結合され、かつこれのバックゲー
トは内部電源電圧ノードに結合される。第４のＭＯＳト
ランジスタが基準電圧ラインと内部基準電圧ノードとの
間で第２のＭＯＳトランジスタと並列に結合され、第４
のトランジスタのゲート端子は基準電圧ラインに結合さ
れ、かつこれのバックゲートは内部基準電圧ノードに結
合される。複数の論理ゲートを含む論理回路が内部電源
電圧ノードと内部基準電圧ノードとの間に結合される。
ラインおよび基準電圧入力ラインを有する集積回路論理
デバイスである。集積回路デバイスは内部電源電圧ノー
ドを含み、これは第１のＭＯＳトランジスタのゲート端
子に供給された入力信号に応答して電源電圧ラインに選
択的に結合可能である。内部基準電圧ノードが同様に、
第２のＭＯＳトランジスタのゲート端子に与えられた入
力信号の補数に応答して基準電圧ラインに選択的に結合
可能である。第３のＭＯＳトランジスタが電源電圧ライ
ンと内部電源電圧ノードとの間で第１のＭＯＳトランジ
スタと並列に結合され、第３のトランジスタのゲート端
子は電源電圧ラインに結合され、かつこれのバックゲー
トは内部電源電圧ノードに結合される。第４のＭＯＳト
ランジスタが基準電圧ラインと内部基準電圧ノードとの
間で第２のＭＯＳトランジスタと並列に結合され、第４
のトランジスタのゲート端子は基準電圧ラインに結合さ
れ、かつこれのバックゲートは内部基準電圧ノードに結
合される。複数の論理ゲートを含む論理回路が内部電源
電圧ノードと内部基準電圧ノードとの間に結合される。
【００１１】ここでさらに開示されるのは、内部電源電
圧ノードと内部基準電圧ノードとの間に結合された複数
の論理ゲートを含む集積回路デバイスである。第１およ
び第２の並列結合されたＭＯＳトランジスタが電源電圧
ラインを内部電源電圧ノードに結合し、第３および第４
の並列結合されたＭＯＳトランジスタが基準電圧ライン
を内部基準電圧ノードに結合する。第１および第２の相
補の入力ラインが第１および第３のＭＯＳトランジスタ
のゲート端子にそれぞれ結合され、一方で第２および第
４のＭＯＳトランジスタのゲート端子が電源電圧ライン
および基準電圧ラインにそれぞれ結合される。
圧ノードと内部基準電圧ノードとの間に結合された複数
の論理ゲートを含む集積回路デバイスである。第１およ
び第２の並列結合されたＭＯＳトランジスタが電源電圧
ラインを内部電源電圧ノードに結合し、第３および第４
の並列結合されたＭＯＳトランジスタが基準電圧ライン
を内部基準電圧ノードに結合する。第１および第２の相
補の入力ラインが第１および第３のＭＯＳトランジスタ
のゲート端子にそれぞれ結合され、一方で第２および第
４のＭＯＳトランジスタのゲート端子が電源電圧ライン
および基準電圧ラインにそれぞれ結合される。
【００１２】この発明の上述および他の特徴および目
的、ならびにこれらを達成する態様がより明らかとな
り、かつこの発明自体が最もよく理解されるように、以
下の好ましい実施例の説明を添付の図面との関連で参照
する。
的、ならびにこれらを達成する態様がより明らかとな
り、かつこの発明自体が最もよく理解されるように、以
下の好ましい実施例の説明を添付の図面との関連で参照
する。
【００１３】
【代表的な実施例の説明】まず図１を参照して、従来の
先行技術のＣＭＯＳ論理回路１０を一般的に例示する図
が示される。回路１０は直列に結合されたトランジスタ
の対を含むものとして一般化した態様で例示され、この
直列結合トランジスタの対は、Ｐチャネルトランジスタ
１２およびＮチャネルトランジスタ１４と、Ｐチャネル
トランジスタ１８およびＮチャネルトランジスタ２０と
を含み、この直列結合トランジスタの対は互いに並列に
接続され、かつ電源電圧源（“ＶＣＣ”）と回路接地の
基準電圧レベル（“ＶＳＳ”）との間に結合される。
先行技術のＣＭＯＳ論理回路１０を一般的に例示する図
が示される。回路１０は直列に結合されたトランジスタ
の対を含むものとして一般化した態様で例示され、この
直列結合トランジスタの対は、Ｐチャネルトランジスタ
１２およびＮチャネルトランジスタ１４と、Ｐチャネル
トランジスタ１８およびＮチャネルトランジスタ２０と
を含み、この直列結合トランジスタの対は互いに並列に
接続され、かつ電源電圧源（“ＶＣＣ”）と回路接地の
基準電圧レベル（“ＶＳＳ”）との間に結合される。
【００１４】トランジスタ１２、１４、１８および２０
は何千ものランダム論理ゲートを代表することを意図す
るものであり、ランダム論理ゲートはたとえばダイナミ
ックランダムアクセスメモリ（“ＤＲＡＭ”）回路の周
辺に配置され、ここでおよそ半分のデバイスの入力が
（トランジスタ１２および１４におけるように）論理レ
ベル「ハイ」に結び付けられ、半分のデバイスの入力が
（トランジスタ１８および２０におけるように）論理レ
ベル「ロー」に結び付けられる。この例示に関し、トラ
ンジスタ１２の幅／長さ比は１０００００μ／０．１８
μ、トランジスタ１４の幅／長さ比は５００００μ／
０．１８μ、トランジスタ１８の幅／長さ比は１０００
００μ／０．１８μ、トランジスタ２０の幅／長さ比は
５００００μ／０．１８μとする。
は何千ものランダム論理ゲートを代表することを意図す
るものであり、ランダム論理ゲートはたとえばダイナミ
ックランダムアクセスメモリ（“ＤＲＡＭ”）回路の周
辺に配置され、ここでおよそ半分のデバイスの入力が
（トランジスタ１２および１４におけるように）論理レ
ベル「ハイ」に結び付けられ、半分のデバイスの入力が
（トランジスタ１８および２０におけるように）論理レ
ベル「ロー」に結び付けられる。この例示に関し、トラ
ンジスタ１２の幅／長さ比は１０００００μ／０．１８
μ、トランジスタ１４の幅／長さ比は５００００μ／
０．１８μ、トランジスタ１８の幅／長さ比は１０００
００μ／０．１８μ、トランジスタ２０の幅／長さ比は
５００００μ／０．１８μとする。
【００１５】この一般化した図では、トランジスタ１２
および１４の共通に接続されたゲート端子はＶＣＣに結
合され、一方でトランジスタ１８および２０の共通に接
続されたゲート端子はＶＳＳに結合される。トランジス
タ１２および１４の中間のノードは第１の回路出力１６
（“ＯＵＴ１”）を規定し、一方でトランジスタ１８お
よび２０の中間のノードは第２の回路出力２２（“ＯＵ
Ｔ２”）を規定する。図に示すように、Ｐチャネルトラ
ンジスタ１２、１８のバックゲートはＶＣＣに結合さ
れ、一方でＮチャネルトランジスタ１４、２０のバック
ゲートはＶＳＳに結合される。
および１４の共通に接続されたゲート端子はＶＣＣに結
合され、一方でトランジスタ１８および２０の共通に接
続されたゲート端子はＶＳＳに結合される。トランジス
タ１２および１４の中間のノードは第１の回路出力１６
（“ＯＵＴ１”）を規定し、一方でトランジスタ１８お
よび２０の中間のノードは第２の回路出力２２（“ＯＵ
Ｔ２”）を規定する。図に示すように、Ｐチャネルトラ
ンジスタ１２、１８のバックゲートはＶＣＣに結合さ
れ、一方でＮチャネルトランジスタ１４、２０のバック
ゲートはＶＳＳに結合される。
【００１６】図２を次に参照して、一般化した従来のＣ
ＭＯＳ論理回路３０の代替実施例が示される。当該部分
において回路３０は、代表的な直列に結合されたトラン
ジスタの対を含む図１の回路１０を含み、この直列結合
トランジスタの対はここではＰチャネルトランジスタ３
２およびＮチャネルトランジスタ３４と、Ｐチャネルト
ランジスタ３８およびＮチャネルトランジスタ４０とし
て示され、この直列結合トランジスタの対は互いに並列
に接続され、かつここでは内部電源電圧ノード４６
（“ＶＣＣＩ”）と内部基準電圧ノード５２（“ＶＳＳ
Ｉ”）との間に結合される。トランジスタ３２および３
４の共通に接続されたゲート端子はＶＣＣＩに結合され
て表わされ、一方でトランジスタ３８および４０の共通
に接続されたゲート端子はＶＳＳＩに結合される。
ＭＯＳ論理回路３０の代替実施例が示される。当該部分
において回路３０は、代表的な直列に結合されたトラン
ジスタの対を含む図１の回路１０を含み、この直列結合
トランジスタの対はここではＰチャネルトランジスタ３
２およびＮチャネルトランジスタ３４と、Ｐチャネルト
ランジスタ３８およびＮチャネルトランジスタ４０とし
て示され、この直列結合トランジスタの対は互いに並列
に接続され、かつここでは内部電源電圧ノード４６
（“ＶＣＣＩ”）と内部基準電圧ノード５２（“ＶＳＳ
Ｉ”）との間に結合される。トランジスタ３２および３
４の共通に接続されたゲート端子はＶＣＣＩに結合され
て表わされ、一方でトランジスタ３８および４０の共通
に接続されたゲート端子はＶＳＳＩに結合される。
【００１７】トランジスタ３２および３４の中間のノー
ドは第１の回路出力３６（“ＯＵＴ１”）を規定し、一
方でトランジスタ３８および４０の中間のノードは第２
の回路出力４２（“ＯＵＴ２”）を規定する。図に示す
ように、Ｐチャネルトランジスタ３２、３８のバックゲ
ートはＶＣＣＩノード４６に結合され、一方でＮチャネ
ルトランジスタ３４、４０のバックゲートはＶＳＳＩノ
ード５２に結合される。
ドは第１の回路出力３６（“ＯＵＴ１”）を規定し、一
方でトランジスタ３８および４０の中間のノードは第２
の回路出力４２（“ＯＵＴ２”）を規定する。図に示す
ように、Ｐチャネルトランジスタ３２、３８のバックゲ
ートはＶＣＣＩノード４６に結合され、一方でＮチャネ
ルトランジスタ３４、４０のバックゲートはＶＳＳＩノ
ード５２に結合される。
【００１８】上部のＰチャネルトランジスタ４４のバッ
クゲートはＶＣＣに結び付けられ、このトランジスタ
は、ライン４８上のチップ選択バー（“ＣＳＢ”）信号
に応答して、ＶＣＣＩノード４６をＶＣＣに選択的に結
合する。同様に、対応する下部のＮチャネルトランジス
タ５０のバックゲートはＶＳＳに結び付けられ、このト
ランジスタは、ライン５４上の相補のチップ選択（“Ｃ
Ｓ”）信号に応答して、ＶＳＳＩノード５２をＶＳＳに
選択的に結合する。この一般化した図では、トランジス
タ４４の代表的な幅／長さ比は２０００μ／０．１８μ
であり、トランジスタ５０の幅／長さ比は１０００μ／
０．１８μである。
クゲートはＶＣＣに結び付けられ、このトランジスタ
は、ライン４８上のチップ選択バー（“ＣＳＢ”）信号
に応答して、ＶＣＣＩノード４６をＶＣＣに選択的に結
合する。同様に、対応する下部のＮチャネルトランジス
タ５０のバックゲートはＶＳＳに結び付けられ、このト
ランジスタは、ライン５４上の相補のチップ選択（“Ｃ
Ｓ”）信号に応答して、ＶＳＳＩノード５２をＶＳＳに
選択的に結合する。この一般化した図では、トランジス
タ４４の代表的な幅／長さ比は２０００μ／０．１８μ
であり、トランジスタ５０の幅／長さ比は１０００μ／
０．１８μである。
【００１９】図３を次に参照して、この発明の技術に従
う回路１００の一実施例が示される。当該部分におい
て、および例示のために、回路１００もまた図１の従来
のＣＭＯＳ論理回路１０を含み、これは同じ代表的な直
列結合されたトランジスタの対を含み、この直列結合ト
ランジスタの対はＰチャネルトランジスタ１０２および
Ｎチャネルトランジスタ１０４と、Ｐチャネルトランジ
スタ１０８およびＮチャネルトランジスタ１１０とによ
ってここで示され、この直列結合トランジスタの対は互
いに並列に接続され、かつここではＶＣＣＩノード１１
６とＶＳＳＩノード１２４との間に結合される。トラン
ジスタ１０２および１０４の共通に接続されたゲート端
子はやはりＶＣＣＩに結合され、一方でトランジスタ１
０８および１１０の共通に接続されたゲート端子はＶＳ
ＳＩに結合されたままである。
う回路１００の一実施例が示される。当該部分におい
て、および例示のために、回路１００もまた図１の従来
のＣＭＯＳ論理回路１０を含み、これは同じ代表的な直
列結合されたトランジスタの対を含み、この直列結合ト
ランジスタの対はＰチャネルトランジスタ１０２および
Ｎチャネルトランジスタ１０４と、Ｐチャネルトランジ
スタ１０８およびＮチャネルトランジスタ１１０とによ
ってここで示され、この直列結合トランジスタの対は互
いに並列に接続され、かつここではＶＣＣＩノード１１
６とＶＳＳＩノード１２４との間に結合される。トラン
ジスタ１０２および１０４の共通に接続されたゲート端
子はやはりＶＣＣＩに結合され、一方でトランジスタ１
０８および１１０の共通に接続されたゲート端子はＶＳ
ＳＩに結合されたままである。
【００２０】トランジスタ１０２および１０４の中間の
ノードは第１の回路出力１０６（“ＯＵＴ１”）を規定
し、一方でトランジスタ１０８および１１０の中間のノ
ードは第２の回路出力１１２（“ＯＵＴ２”）を規定す
る。図に示すように、Ｐチャネルトランジスタ１０２、
１０８のバックゲートはＶＣＣＩノード１１６に結合さ
れ、一方でＮチャネルトランジスタ１０４、１１０のバ
ックゲートはＶＳＳＩノード１２４に結合される。
ノードは第１の回路出力１０６（“ＯＵＴ１”）を規定
し、一方でトランジスタ１０８および１１０の中間のノ
ードは第２の回路出力１１２（“ＯＵＴ２”）を規定す
る。図に示すように、Ｐチャネルトランジスタ１０２、
１０８のバックゲートはＶＣＣＩノード１１６に結合さ
れ、一方でＮチャネルトランジスタ１０４、１１０のバ
ックゲートはＶＳＳＩノード１２４に結合される。
【００２１】上部のＰチャネルトランジスタ１１４のバ
ックゲートはＶＣＣに結び付けられ、このトランジスタ
は、ライン１１８上のチップ選択バー（“ＣＳＢ”）信
号に応答して、ＶＣＣＩノード１１６をＶＣＣに選択的
に結合する。追加の上部のＮチャネルトランジスタ１２
０のゲート端子はＶＣＣに、かつバックゲートはＶＣＣ
Ｉノード１１６に結合され、このトランジスタはトラン
ジスタ１１４と並列に結合される。さらに、下部のＮチ
ャネルトランジスタ１２２のバックゲートはＶＳＳに結
び付けられ、このトランジスタは、ライン１２６上の相
補のチップ選択（“ＣＳ”）信号に応答して、ＶＳＳＩ
ノード１２４をＶＳＳに選択的に結合する。追加のＰチ
ャネルトランジスタ１２８のゲート端子はＶＳＳに、か
つバックゲートはＶＳＳＩノード１２４に結合され、こ
のトランジスタはトランジスタ１２２と並列に結合され
る。
ックゲートはＶＣＣに結び付けられ、このトランジスタ
は、ライン１１８上のチップ選択バー（“ＣＳＢ”）信
号に応答して、ＶＣＣＩノード１１６をＶＣＣに選択的
に結合する。追加の上部のＮチャネルトランジスタ１２
０のゲート端子はＶＣＣに、かつバックゲートはＶＣＣ
Ｉノード１１６に結合され、このトランジスタはトラン
ジスタ１１４と並列に結合される。さらに、下部のＮチ
ャネルトランジスタ１２２のバックゲートはＶＳＳに結
び付けられ、このトランジスタは、ライン１２６上の相
補のチップ選択（“ＣＳ”）信号に応答して、ＶＳＳＩ
ノード１２４をＶＳＳに選択的に結合する。追加のＰチ
ャネルトランジスタ１２８のゲート端子はＶＳＳに、か
つバックゲートはＶＳＳＩノード１２４に結合され、こ
のトランジスタはトランジスタ１２２と並列に結合され
る。
【００２２】トランジスタ１２０および１２８は、ＶＣ
ＣＩノード１１６およびＶＳＳＩノード１２４上の内部
電圧を、論理回路でデータを維持できるレベルへとクラ
ンプするよう働く。これは、これらトランジスタのＶｔ
をダイオードのビルトイン電圧である０．７Ｖよりもは
るかに小さくできることによる。トランジスタ１２０お
よび１２８の、それぞれ対応するＶＣＣＩノード１１６
およびＶＳＳＩノード１２４に対する本体接続は、これ
らトランジスタのＶｔを下げるよう働く。当該の電圧が
十分に低ければ、トランジスタ１２０はＶＣＣに対し、
かつトランジスタ１２８はＶＳＳに対して、この接続を
行なうことができる。本体接続を動かすことにより、こ
れらデバイスのＶｔをさらに減少できる。
ＣＩノード１１６およびＶＳＳＩノード１２４上の内部
電圧を、論理回路でデータを維持できるレベルへとクラ
ンプするよう働く。これは、これらトランジスタのＶｔ
をダイオードのビルトイン電圧である０．７Ｖよりもは
るかに小さくできることによる。トランジスタ１２０お
よび１２８の、それぞれ対応するＶＣＣＩノード１１６
およびＶＳＳＩノード１２４に対する本体接続は、これ
らトランジスタのＶｔを下げるよう働く。当該の電圧が
十分に低ければ、トランジスタ１２０はＶＣＣに対し、
かつトランジスタ１２８はＶＳＳに対して、この接続を
行なうことができる。本体接続を動かすことにより、こ
れらデバイスのＶｔをさらに減少できる。
【００２３】図４を次に参照して、この発明の技術に従
う回路２００の代替実施例が示される。回路２００は図
３に示したものに類似であるが、並列接続され直列結合
されたトランジスタの対のＰチャネルトランジスタのバ
ックゲートはＶＣＣＩの代わりにＶＣＣに結び付けら
れ、一方で対応するＮチャネルトランジスタのバックゲ
ートはＶＳＳＩの代わりにＶＳＳに結び付けられる。
う回路２００の代替実施例が示される。回路２００は図
３に示したものに類似であるが、並列接続され直列結合
されたトランジスタの対のＰチャネルトランジスタのバ
ックゲートはＶＣＣＩの代わりにＶＣＣに結び付けら
れ、一方で対応するＮチャネルトランジスタのバックゲ
ートはＶＳＳＩの代わりにＶＳＳに結び付けられる。
【００２４】やはり一般化した代表的な態様で示すよう
に、Ｐチャネルトランジスタ２０２およびＮチャネルト
ランジスタ２０４と、Ｐチャネルトランジスタ２０８お
よびＮチャネルトランジスタ２１０とが直列に結合され
たトランジスタの対を規定し、これら直列結合トランジ
スタの対は互いに並列に接続され、かつＶＣＣＩノード
２１６とＶＳＳＩノード２２４との間に結合される。ト
ランジスタ２０２および２０４の共通に接続されたゲー
ト端子はＶＣＣＩに結合され、一方でトランジスタ２０
８および２１０の共通に接続されたゲート端子はＶＳＳ
Ｉに結合される。トランジスタ２０２および２０４の中
間のノードは第１の回路出力２０６（“ＯＵＴ１”）を
規定し、一方でトランジスタ２０８および２１０の中間
のノードは第２の回路出力２１２（“ＯＵＴ２”）を規
定する。図に示すように、Ｐチャネルトランジスタ２０
２、２０８のバックゲートは、（ＶＣＣＩノード２１６
の代わりに）ＶＣＣに結合され、一方でＮチャネルトラ
ンジスタ２０４、２１０のバックゲートは、（ＶＳＳＩ
ノード２２４の代わりに）ＶＳＳに結合される。
に、Ｐチャネルトランジスタ２０２およびＮチャネルト
ランジスタ２０４と、Ｐチャネルトランジスタ２０８お
よびＮチャネルトランジスタ２１０とが直列に結合され
たトランジスタの対を規定し、これら直列結合トランジ
スタの対は互いに並列に接続され、かつＶＣＣＩノード
２１６とＶＳＳＩノード２２４との間に結合される。ト
ランジスタ２０２および２０４の共通に接続されたゲー
ト端子はＶＣＣＩに結合され、一方でトランジスタ２０
８および２１０の共通に接続されたゲート端子はＶＳＳ
Ｉに結合される。トランジスタ２０２および２０４の中
間のノードは第１の回路出力２０６（“ＯＵＴ１”）を
規定し、一方でトランジスタ２０８および２１０の中間
のノードは第２の回路出力２１２（“ＯＵＴ２”）を規
定する。図に示すように、Ｐチャネルトランジスタ２０
２、２０８のバックゲートは、（ＶＣＣＩノード２１６
の代わりに）ＶＣＣに結合され、一方でＮチャネルトラ
ンジスタ２０４、２１０のバックゲートは、（ＶＳＳＩ
ノード２２４の代わりに）ＶＳＳに結合される。
【００２５】先の図に示した実施例と同様に、上部のＰ
チャネルトランジスタ２１４のバックゲートはＶＣＣに
結び付けられ、このトランジスタはライン２１８上のチ
ップ選択バー（“ＣＳＢ”）信号に応答してＶＣＣＩノ
ード２１６をＶＣＣに選択的に結合する。追加の上部の
Ｎチャネルトランジスタ２２０のゲート端子はＶＣＣ
に、バックゲートはＶＣＣＩノード２１６に結合され、
このトランジスタはトランジスタ２１４と並列に結合さ
れる。さらに、下部のＮチャネルトランジスタ２２２の
バックゲートはＶＳＳに結び付けられ、このトランジス
タは、ライン２２６上の相補のチップ選択（“ＣＳ”）
信号に応答して、ＶＳＳＩノード２２４をＶＳＳに選択
的に結合する。追加のＰチャネルトランジスタ２２８の
ゲート端子はＶＳＳに、バックゲートはＶＳＳＩノード
２２４に結合され、このトランジスタはトランジスタ２
２２と並列に結合される。トランジスタ２２０および２
２８は、先の図でトランジスタ１２０および１２８に関
して上述したのと実質的に同じ態様で機能する。
チャネルトランジスタ２１４のバックゲートはＶＣＣに
結び付けられ、このトランジスタはライン２１８上のチ
ップ選択バー（“ＣＳＢ”）信号に応答してＶＣＣＩノ
ード２１６をＶＣＣに選択的に結合する。追加の上部の
Ｎチャネルトランジスタ２２０のゲート端子はＶＣＣ
に、バックゲートはＶＣＣＩノード２１６に結合され、
このトランジスタはトランジスタ２１４と並列に結合さ
れる。さらに、下部のＮチャネルトランジスタ２２２の
バックゲートはＶＳＳに結び付けられ、このトランジス
タは、ライン２２６上の相補のチップ選択（“ＣＳ”）
信号に応答して、ＶＳＳＩノード２２４をＶＳＳに選択
的に結合する。追加のＰチャネルトランジスタ２２８の
ゲート端子はＶＳＳに、バックゲートはＶＳＳＩノード
２２４に結合され、このトランジスタはトランジスタ２
２２と並列に結合される。トランジスタ２２０および２
２８は、先の図でトランジスタ１２０および１２８に関
して上述したのと実質的に同じ態様で機能する。
【００２６】例示かつ記述した実施例では、以下の代表
的なデバイス寸法が選ばれて従来のＣＭＯＳ集積回路デ
バイスの何千もの論理ゲートを代表したが、ここで、お
よそ半分の論理ゲートの入力が論理レベル「ハイ」に結
び付けられ、半分の論理ゲートの入力が論理レベル「ロ
ー」に結び付けられる。これを銘記した上で、一般化し
て示した回路において、トランジスタ２０２の幅／長さ
比は１０００００μ／０．１８μ、トランジスタ２０４
の幅／長さ比は５００００μ／０．１８μ、トランジス
タ２０８の幅／長さ比は１０００００μ／０．１８μ、
トランジスタ２１０の幅／長さ比は５００００μ／０．
１８μとする。トランジスタ２１４の幅／長さ比は実質
的に２０００μ／０．１８μ、トランジスタ２２０の幅
／長さ比は１０μ／０．１８μ、トランジスタ２２２の
幅／長さ比は１０００μ／０．１８μ、トランジスタ２
２８の幅／長さ比は４０μ／０．１８μとすることがで
きる。図３の実施例の対応する代表的なデバイスも同様
の寸法となる。
的なデバイス寸法が選ばれて従来のＣＭＯＳ集積回路デ
バイスの何千もの論理ゲートを代表したが、ここで、お
よそ半分の論理ゲートの入力が論理レベル「ハイ」に結
び付けられ、半分の論理ゲートの入力が論理レベル「ロ
ー」に結び付けられる。これを銘記した上で、一般化し
て示した回路において、トランジスタ２０２の幅／長さ
比は１０００００μ／０．１８μ、トランジスタ２０４
の幅／長さ比は５００００μ／０．１８μ、トランジス
タ２０８の幅／長さ比は１０００００μ／０．１８μ、
トランジスタ２１０の幅／長さ比は５００００μ／０．
１８μとする。トランジスタ２１４の幅／長さ比は実質
的に２０００μ／０．１８μ、トランジスタ２２０の幅
／長さ比は１０μ／０．１８μ、トランジスタ２２２の
幅／長さ比は１０００μ／０．１８μ、トランジスタ２
２８の幅／長さ比は４０μ／０．１８μとすることがで
きる。図３の実施例の対応する代表的なデバイスも同様
の寸法となる。
【００２７】図５を次に参照して、図４の回路のＶＣＣ
Ｉノード１２４およびＶＳＳＩノード２２４上におけ
る、ＣＳ信号のアサートに応答したときの電圧のグラフ
が示される。この例示の状況では、上部のＮチャネルト
ランジスタ２２０（図４）の本体はＶＣＣＩノード２１
６に結び付けられる。
Ｉノード１２４およびＶＳＳＩノード２２４上におけ
る、ＣＳ信号のアサートに応答したときの電圧のグラフ
が示される。この例示の状況では、上部のＮチャネルト
ランジスタ２２０（図４）の本体はＶＣＣＩノード２１
６に結び付けられる。
【００２８】ＣＳ信号のアサート時に、約０．７０Ｖの
ＶＣＣレベルからＶＳＳ（０．０Ｖ）への遷移が起こ
る。これにより、ＶＣＣのレベルにあったＶＣＣＩノー
ド上の電圧は、約１．０μ秒でおよそ５５４ｍＶのレベ
ルへと急速に減少してこれを維持する。同時に、ＶＳＳ
ＩノードはまずＶＳＳのレベルからほとんど０．５０Ｖ
へと上昇してから、約２．０μ秒後に実質的に２１３ｍ
Ｖのレベルを維持する。
ＶＣＣレベルからＶＳＳ（０．０Ｖ）への遷移が起こ
る。これにより、ＶＣＣのレベルにあったＶＣＣＩノー
ド上の電圧は、約１．０μ秒でおよそ５５４ｍＶのレベ
ルへと急速に減少してこれを維持する。同時に、ＶＳＳ
ＩノードはまずＶＳＳのレベルからほとんど０．５０Ｖ
へと上昇してから、約２．０μ秒後に実質的に２１３ｍ
Ｖのレベルを維持する。
【００２９】以上、この発明の原理を特定の回路および
ＭＯＳトランジスタの種類との関連で説明したが、上の
説明は単に例としてなされたものであり、この発明の範
囲に対する限定としてなされたものではないと明確に理
解すべきである。特に、上の開示の教示は当業者に他の
変形例を示唆するであろうことが認められる。このよう
な変形例は、それ自体公知であり、かつここに既に記載
の特徴点の代わりにまたはこれに加えて用いられ得る、
他の特徴点をも含み得る。この明細書の特許請求の範囲
は、特徴の特定の組合せに対して作成されているが、こ
こにおける開示の範囲が、当業者に明らかとなるであろ
うような、明示的または黙示的に開示されたいかなる新
規の特徴、もしくは特徴のいかなる新規の組合せ、また
はこれらのいかなる普遍化もしくは変形をも含むもので
あり、またここで、このようなものが、ここにある請求
項のいずれかで請求されるのと同じ発明に関するもので
あるか否かには拘わらず、かつこの発明が直面するのと
同じ技術的課題のいずれかまたはこれらのすべてを軽減
するか否かには拘わらないことを、理解すべきである。
出願人は、この出願またはこれに派生するさらなるいか
なる出願の手続中にも、このような特徴点および／また
はこのような特徴点の組合せに対して、新たな特許請求
の範囲を作成する権利を留保する。
ＭＯＳトランジスタの種類との関連で説明したが、上の
説明は単に例としてなされたものであり、この発明の範
囲に対する限定としてなされたものではないと明確に理
解すべきである。特に、上の開示の教示は当業者に他の
変形例を示唆するであろうことが認められる。このよう
な変形例は、それ自体公知であり、かつここに既に記載
の特徴点の代わりにまたはこれに加えて用いられ得る、
他の特徴点をも含み得る。この明細書の特許請求の範囲
は、特徴の特定の組合せに対して作成されているが、こ
こにおける開示の範囲が、当業者に明らかとなるであろ
うような、明示的または黙示的に開示されたいかなる新
規の特徴、もしくは特徴のいかなる新規の組合せ、また
はこれらのいかなる普遍化もしくは変形をも含むもので
あり、またここで、このようなものが、ここにある請求
項のいずれかで請求されるのと同じ発明に関するもので
あるか否かには拘わらず、かつこの発明が直面するのと
同じ技術的課題のいずれかまたはこれらのすべてを軽減
するか否かには拘わらないことを、理解すべきである。
出願人は、この出願またはこれに派生するさらなるいか
なる出願の手続中にも、このような特徴点および／また
はこのような特徴点の組合せに対して、新たな特許請求
の範囲を作成する権利を留保する。
【図１】 従来の相補型金属酸化膜半導体（“ＣＭＯ
Ｓ”）論理回路の一般化した図を示し、わかりやすさを
考慮して、極めて大型の直列結合されたＰチャネルおよ
びＮチャネルトランジスタの対としてこれを例示し、こ
の直列結合トランジスタの対は互いに並列に接続され、
かつ電源電圧源（“ＶＣＣ”）と回路接地の基準電圧レ
ベル（“ＶＳＳ”）との間に結合される、図である。
Ｓ”）論理回路の一般化した図を示し、わかりやすさを
考慮して、極めて大型の直列結合されたＰチャネルおよ
びＮチャネルトランジスタの対としてこれを例示し、こ
の直列結合トランジスタの対は互いに並列に接続され、
かつ電源電圧源（“ＶＣＣ”）と回路接地の基準電圧レ
ベル（“ＶＳＳ”）との間に結合される、図である。
【図２】 図１の簡略化した回路図を含む従来のＣＭＯ
Ｓ論理回路の代替実施例を示し、並列接続され直列結合
されたトランジスタの対は内部電源電圧ノード（“ＶＣ
ＣINT”または“ＶＣＣＩ”）と、内部基準電圧ノード
（“ＶＳＳINT”または“ＶＳＳＩ”）との間に選択的
に結合され、これらノードには相補のチップ選択信号
（“ＣＳＢ”および“ＣＳ”）に応答して電力が与えら
れ、これら信号は、ＶＣＣＩノードをＶＣＣに結合する
単一の上部のＰチャネルトランジスタのゲート端子と、
ＶＳＳＩノードをＶＳＳに結合する単一の下部のＮチャ
ネルトランジスタのゲート端子とにそれぞれ供給され
る、図である。
Ｓ論理回路の代替実施例を示し、並列接続され直列結合
されたトランジスタの対は内部電源電圧ノード（“ＶＣ
ＣINT”または“ＶＣＣＩ”）と、内部基準電圧ノード
（“ＶＳＳINT”または“ＶＳＳＩ”）との間に選択的
に結合され、これらノードには相補のチップ選択信号
（“ＣＳＢ”および“ＣＳ”）に応答して電力が与えら
れ、これら信号は、ＶＣＣＩノードをＶＣＣに結合する
単一の上部のＰチャネルトランジスタのゲート端子と、
ＶＳＳＩノードをＶＳＳに結合する単一の下部のＮチャ
ネルトランジスタのゲート端子とにそれぞれ供給され
る、図である。
【図３】 やはり図１の代表的な回路を含む、この発明
の技術に従うＣＭＯＳ論理回路の実施例を例示し、一般
化して表わされた、並列接続され直列結合されたトラン
ジスタの対は、ＶＣＣＩノードとＶＳＳＩノードとの間
に選択的に結合され、これらノードには相補の信号ＣＳ
ＢおよびＣＳに応答して電力が与えられ、これら信号
は、上部のＰチャネルトランジスタのゲート端子と下部
のＮチャネルトランジスタのゲート端子とにそれぞれ供
給され、上部のＰチャネルトランジスタは、ＶＣＣＩノ
ードをＶＣＣに結合する追加のＮチャネルトランジスタ
と並列に接続され、下部のＮチャネルトランジスタは、
ＶＳＳＩノードをＶＳＳに結合する追加のＰチャネルト
ランジスタと並列に接続される、図である。
の技術に従うＣＭＯＳ論理回路の実施例を例示し、一般
化して表わされた、並列接続され直列結合されたトラン
ジスタの対は、ＶＣＣＩノードとＶＳＳＩノードとの間
に選択的に結合され、これらノードには相補の信号ＣＳ
ＢおよびＣＳに応答して電力が与えられ、これら信号
は、上部のＰチャネルトランジスタのゲート端子と下部
のＮチャネルトランジスタのゲート端子とにそれぞれ供
給され、上部のＰチャネルトランジスタは、ＶＣＣＩノ
ードをＶＣＣに結合する追加のＮチャネルトランジスタ
と並列に接続され、下部のＮチャネルトランジスタは、
ＶＳＳＩノードをＶＳＳに結合する追加のＰチャネルト
ランジスタと並列に接続される、図である。
【図４】 図３に示すものと類似の、この発明の技術に
従うＣＭＯＳ論理回路の代替実施例を例示し、一般化し
た並列接続され直列結合されたトランジスタの対のＰチ
ャネルトランジスタのバックゲートはＶＣＣＩの代わり
にＶＣＣに結び付けられ、一方で一般化した対応するＮ
チャネルトランジスタのバックゲートはＶＳＳＩの代わ
りにＶＳＳに結び付けられる、図である。
従うＣＭＯＳ論理回路の代替実施例を例示し、一般化し
た並列接続され直列結合されたトランジスタの対のＰチ
ャネルトランジスタのバックゲートはＶＣＣＩの代わり
にＶＣＣに結び付けられ、一方で一般化した対応するＮ
チャネルトランジスタのバックゲートはＶＳＳＩの代わ
りにＶＳＳに結び付けられる、図である。
【図５】 図４の回路のＶＣＣＩノードおよびＶＳＳＩ
ノード上における、ＣＳ信号のアサートに応答したとき
の電圧と、これのＶＣＣのレベルからＶＳＳへの遷移と
を示し、ここで上部のＮチャネルトランジスタ本体はＶ
ＣＣＴに結び付けられる、グラフの図である。
ノード上における、ＣＳ信号のアサートに応答したとき
の電圧と、これのＶＣＣのレベルからＶＳＳへの遷移と
を示し、ここで上部のＮチャネルトランジスタ本体はＶ
ＣＣＴに結び付けられる、グラフの図である。
１００ 回路、１０２，１０８，２０２，２０８ 論理
ゲートを代表するＰチャネルトランジスタ、１０４，１
１０，２０４，２１０ 論理ゲートを代表するＮチャネ
ルトランジスタ、１１４，２１４ 上部のＰチャネルト
ランジスタ、１２０，２２０ 追加の上部のＮチャネル
トランジスタ、１２２，２２２ 下部のＮチャネルトラ
ンジスタ、１２８，２２８ 追加のＰチャネルトランジ
スタ
ゲートを代表するＰチャネルトランジスタ、１０４，１
１０，２０４，２１０ 論理ゲートを代表するＮチャネ
ルトランジスタ、１１４，２１４ 上部のＰチャネルト
ランジスタ、１２０，２２０ 追加の上部のＮチャネル
トランジスタ、１２２，２２２ 下部のＮチャネルトラ
ンジスタ、１２８，２２８ 追加のＰチャネルトランジ
スタ
フロントページの続き
(72)発明者 マイケル・シィ・パリス
アメリカ合衆国、80906 コロラド州、コ
ロラド・スプリングス、ダルトリー・レー
ン、5715
Ｆターム(参考） 5F048 AB03 AC01 AC03 BB03 BD02
BE09 BF17
5J056 AA03 BB49 DD13 DD29 DD55
EE06 EE11 FF07
Claims (27)
- 【請求項１】 電源電圧入力ラインおよび基準電圧入力
ラインを有する集積回路論理デバイスであって、 第１のＭＯＳトランジスタのゲート端子に与えられた入
力信号に応答して前記電源電圧ラインに選択的に結合可
能な内部電源電圧ノードと、 第２のＭＯＳトランジスタのゲート端子に与えられた前
記入力信号の補数に応答して前記基準電圧ラインに選択
的に結合可能な内部基準電圧ノードと、 前記電源電圧ラインと前記内部電源電圧ノードとの間に
あって前記第１のＭＯＳトランジスタと並列の第３のＭ
ＯＳトランジスタとを含み、前記第３のＭＯＳトランジ
スタのゲート端子は前記電源電圧ラインに結合され、前
記第３のＭＯＳトランジスタのバックゲートは前記内部
電源電圧ノードに結合され、前記集積回路デバイスはさ
らに前記基準電圧ラインと前記内部基準電圧ノードとの
間にあって前記第２のＭＯＳトランジスタと並列の第４
のＭＯＳトランジスタを含み、前記第４のＭＯＳトラン
ジスタのゲート端子は前記基準電圧ラインに結合され、
前記第４のＭＯＳトランジスタのバックゲートは前記内
部基準電圧ノードに結合され、前記集積回路デバイスは
さらに前記内部電源電圧ノードと前記内部基準電圧ノー
ドとの間に結合された複数の論理ゲートを含む論理回路
を含む、集積回路デバイス。 - 【請求項２】 前記第１のＭＯＳトランジスタのバック
ゲートは前記電源電圧ラインに結合される、請求項１に
記載の集積回路デバイス。 - 【請求項３】 前記第１および第４のＭＯＳトランジス
タはＰチャネルデバイスを含む、請求項１に記載の集積
回路デバイス。 - 【請求項４】 前記第２のＭＯＳトランジスタのバック
ゲートは前記基準電圧ラインに結合される、請求項１に
記載の集積回路デバイス。 - 【請求項５】 前記第２および第３のＭＯＳトランジス
タはＮチャネルデバイスを含む、請求項１に記載の集積
回路デバイス。 - 【請求項６】 前記第１のＭＯＳトランジスタの幅／長
さ比は実質的に２０００μ／０．１８μである、請求項
１に記載の集積回路デバイス。 - 【請求項７】 前記第２のＭＯＳトランジスタの幅／長
さ比は実質的に１０００μ／０．１８μである、請求項
１に記載の集積回路デバイス。 - 【請求項８】 前記第３のＭＯＳトランジスタの幅／長
さ比は実質的に１０μ／０．１８μである、請求項１に
記載の集積回路デバイス。 - 【請求項９】 前記第４のＭＯＳトランジスタの幅／長
さ比は実質的に４０μ／０．１８μである、請求項１に
記載の集積回路デバイス。 - 【請求項１０】 集積回路デバイスであって、 内部電源電圧ノードと内部基準電圧ノードとの間に結合
された複数の論理ゲートと、 電源電圧ラインを前記内部電源電圧ノードに結合する、
第１および第２の並列結合されたＭＯＳトランジスタ
と、 基準電圧ラインを前記内部基準電圧ノードに結合する、
第３および第４の並列結合されたＭＯＳトランジスタ
と、 前記第１および第３のＭＯＳトランジスタのゲート端子
にそれぞれ結合された、第１および第２の相補の入力ラ
インとを含み、前記第２および第４のＭＯＳトランジス
タのゲート端子は、前記電源電圧ラインおよび前記基準
電圧ラインにそれぞれ結合される、集積回路デバイス。 - 【請求項１１】 前記第２および第４のＭＯＳトランジ
スタは、前記内部電源電圧ノードおよび前記内部基準電
圧ノードにそれぞれ結合されたバックゲートを含む、請
求項１０に記載の集積回路デバイス。 - 【請求項１２】 前記第１および第３のＭＯＳトランジ
スタは、前記電源電圧ラインおよび前記基準電圧ライン
にそれぞれ結合されたバックゲートを含む、請求項１０
に記載の集積回路デバイス。 - 【請求項１３】 前記第１および第４のＭＯＳトランジ
スタはＰチャネルデバイスを含む、請求項１０に記載の
集積回路デバイス。 - 【請求項１４】 前記第２および第３のＭＯＳトランジ
スタはＮチャネルデバイスを含む、請求項１０に記載の
集積回路デバイス。 - 【請求項１５】 前記第１のＭＯＳトランジスタの幅／
長さ比は実質的に２０００μ／０．１８μである、請求
項１０に記載の集積回路デバイス。 - 【請求項１６】 前記第２のＭＯＳトランジスタの幅／
長さ比は実質的に１０μ／０．１８μである、請求項１
０に記載の集積回路デバイス。 - 【請求項１７】 前記第３のＭＯＳトランジスタの幅／
長さ比は実質的に１０００μ／０．１８μである、請求
項１０に記載の集積回路デバイス。 - 【請求項１８】 前記第４のＭＯＳトランジスタの幅／
長さ比は実質的に４０μ／０．１８μである、請求項１
０に記載の集積回路デバイス。 - 【請求項１９】 集積回路デバイスであって、 内部電源電圧ノードと内部基準電圧ノードとの間に結合
された複数の論理ゲートと、 電源電圧ラインを前記内部電源電圧ノードに結合する第
１のＭＯＳトランジスタとを含み、前記第１のＭＯＳト
ランジスタのゲート端子はチップ選択信号を受取るよう
に結合され、前記集積回路デバイスはさらに基準電圧ラ
インを前記内部基準電圧ノードに結合する第２のＭＯＳ
トランジスタを含み、前記第２のＭＯＳトランジスタの
ゲート端子は相補のチップ選択信号を受取るように結合
され、前記集積回路デバイスはさらに前記第１のＭＯＳ
トランジスタと並列の第３のＭＯＳトランジスタを含
み、前記第３のＭＯＳトランジスタのゲート端子は前記
電源電圧ラインに結合され、前記第３のＭＯＳトランジ
スタのバックゲートは前記内部電源電圧ノードに結合さ
れ、前記集積回路デバイスはさらに前記第２のＭＯＳト
ランジスタと並列の第４のＭＯＳトランジスタを含み、
前記第４のＭＯＳトランジスタのゲート端子は前記基準
電圧ラインに結合され、前記第４のＭＯＳトランジスタ
のバックゲートは前記内部基準電圧ノードに結合され
る、集積回路デバイス。 - 【請求項２０】 前記第１のＭＯＳトランジスタはＰチ
ャネルデバイスを含む、請求項１９に記載の集積回路デ
バイス。 - 【請求項２１】 前記第１のＭＯＳトランジスタの幅／
長さ比は実質的に２０００μ／０．１８μである、請求
項１９に記載の集積回路デバイス。 - 【請求項２２】 前記第２のＭＯＳトランジスタはＮチ
ャネルデバイスを含む、請求項１９に記載の集積回路デ
バイス。 - 【請求項２３】 前記第２のＭＯＳトランジスタの幅／
長さ比は実質的に１０００μ／０．１８μである、請求
項１９に記載の集積回路デバイス。 - 【請求項２４】 前記第３のＭＯＳトランジスタはＮチ
ャネルデバイスを含む、請求項１９に記載の集積回路デ
バイス。 - 【請求項２５】 前記第３のＭＯＳトランジスタの幅／
長さ比は実質的に１０μ／０．１８μである、請求項１
９に記載の集積回路デバイス。 - 【請求項２６】 前記第４のＭＯＳトランジスタはＰチ
ャネルデバイスを含む、請求項１９に記載の集積回路デ
バイス。 - 【請求項２７】 前記第４のＭＯＳトランジスタの幅／
長さ比は実質的に４０μ／０．１８μである、請求項１
９に記載の集積回路デバイス。
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