JPH0358182B2 - - Google Patents
Info
- Publication number
- JPH0358182B2 JPH0358182B2 JP14393280A JP14393280A JPH0358182B2 JP H0358182 B2 JPH0358182 B2 JP H0358182B2 JP 14393280 A JP14393280 A JP 14393280A JP 14393280 A JP14393280 A JP 14393280A JP H0358182 B2 JPH0358182 B2 JP H0358182B2
- Authority
- JP
- Japan
- Prior art keywords
- bias voltage
- mos
- type
- output terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000015654 memory Effects 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係わり、特にバ
ツク・バイアス電圧の変化に対し安定動作が可能
となるMOS型集積回路に関する。
ツク・バイアス電圧の変化に対し安定動作が可能
となるMOS型集積回路に関する。
従来、ＮチヤンネルＥ／Ｄ（エンハンスメン
ト／デプレツシヨン）型インバータのスタンド・
バイ・モード（stand by mode）における消費
電力を減らす方法として、第１図のようなMOS
型インバータ構成が実施されている。これは、Ｅ
型の駆動MOSトランジスタT1とＤ型の負荷MOS
トランジスタT2よりなるＥ／Ｄ型インバータと
その電源VDDとの間にＩ型MOSトランジスタ（ス
レツシヨルド電圧が略零ボルト）T3を付加した
ものである。このトランジスタT3はチツプ・イ
ネーブル信号により制御され、アクテイブ・
モード（active mode）においては信号が高
いレベルとなり、あたかもトランジスタT3が存
在しないかのようにふるまう。しかしスタンド・
バイ・モードになると、信号が低いレベルに
なり、トランジスタT3がオフして電源VDDとＥ／
Ｄ型インバータ間を切り離すことにより、消費電
力量を少なくする働きをする。またこの回路は、
高速動作を得るため、PN接合容量を減らすた
め、また余分な電源を使わないように第２図のよ
うなセルフ・サブ・バイアス電圧発生部（self
sub bias generator）１により、バツク・バイア
ス（back bias）電圧を集積回路の基板に印加す
るのが通例である。ここで印加されるバツクバイ
アス電圧は、通常−2.5V（接地は零ボルト）程度
である。このように第１図、第２図の方法によつ
て、スタンド・バイ・モードにおける消費電力は
少なくできたが、トランジスタT3がＩ型となつ
て電流を遮断しようとする場合は、完全オフ状態
ではないため、相補型MOS回路を用いたスタン
ド・バイ・モードにおける消費電力と比較して電
力が大となるのが現実であつた。
ト／デプレツシヨン）型インバータのスタンド・
バイ・モード（stand by mode）における消費
電力を減らす方法として、第１図のようなMOS
型インバータ構成が実施されている。これは、Ｅ
型の駆動MOSトランジスタT1とＤ型の負荷MOS
トランジスタT2よりなるＥ／Ｄ型インバータと
その電源VDDとの間にＩ型MOSトランジスタ（ス
レツシヨルド電圧が略零ボルト）T3を付加した
ものである。このトランジスタT3はチツプ・イ
ネーブル信号により制御され、アクテイブ・
モード（active mode）においては信号が高
いレベルとなり、あたかもトランジスタT3が存
在しないかのようにふるまう。しかしスタンド・
バイ・モードになると、信号が低いレベルに
なり、トランジスタT3がオフして電源VDDとＥ／
Ｄ型インバータ間を切り離すことにより、消費電
力量を少なくする働きをする。またこの回路は、
高速動作を得るため、PN接合容量を減らすた
め、また余分な電源を使わないように第２図のよ
うなセルフ・サブ・バイアス電圧発生部（self
sub bias generator）１により、バツク・バイア
ス（back bias）電圧を集積回路の基板に印加す
るのが通例である。ここで印加されるバツクバイ
アス電圧は、通常−2.5V（接地は零ボルト）程度
である。このように第１図、第２図の方法によつ
て、スタンド・バイ・モードにおける消費電力は
少なくできたが、トランジスタT3がＩ型となつ
て電流を遮断しようとする場合は、完全オフ状態
ではないため、相補型MOS回路を用いたスタン
ド・バイ・モードにおける消費電力と比較して電
力が大となるのが現実であつた。
そこで、本発明者は、回路のアクテイブ・モー
ドにおけるバツク・バイアス電圧に比較して、ス
タンド・バイ・モードに対するバツク・バイアス
電圧を絶対値で高くするように切換えることによ
り、電力遅延積を小としたまま低消費電力化が可
能となる次のような半導体集積回路装置を提案し
た（特願昭55−63061号）。
ドにおけるバツク・バイアス電圧に比較して、ス
タンド・バイ・モードに対するバツク・バイアス
電圧を絶対値で高くするように切換えることによ
り、電力遅延積を小としたまま低消費電力化が可
能となる次のような半導体集積回路装置を提案し
た（特願昭55−63061号）。
以下図面を参照してこの改良型集積回路装置を
説明する。第３図、第４図は同装置の構成を示す
が、これらは第１図、第２図のものと構成的に対
応させた場合の例であるから、対応個所には同一
の符号を用いることにする。第３図において、電
源VDDと出力端outとの間には、負荷素子（抵抗）
Ｒ及びMOSトランジスタT31が直列接続され、電
源（接地）VSSと出力端outとの間には、駆動
MOSトランジスタT1が接続されている。このト
ランジスタT1のゲートには入力inが供給され、
トランジスタT31のゲートにはチツプイネーブル
信号が供給される。
説明する。第３図、第４図は同装置の構成を示す
が、これらは第１図、第２図のものと構成的に対
応させた場合の例であるから、対応個所には同一
の符号を用いることにする。第３図において、電
源VDDと出力端outとの間には、負荷素子（抵抗）
Ｒ及びMOSトランジスタT31が直列接続され、電
源（接地）VSSと出力端outとの間には、駆動
MOSトランジスタT1が接続されている。このト
ランジスタT1のゲートには入力inが供給され、
トランジスタT31のゲートにはチツプイネーブル
信号が供給される。
第４図において、セルフ・サブ・バイアス電圧
発生部１1は、チツプイネーブル信号が高レベ
ルの時、第１のVBBバツク・バイアス電圧を出力
し、セルフ・サブ・バイアス電圧発生部１2は、
チツプイネーブル信号が低レベルの時、つま
りインバータ１１の出力が高レベルの時、第２の
バツク・バイアス電圧を出力する。
発生部１1は、チツプイネーブル信号が高レベ
ルの時、第１のVBBバツク・バイアス電圧を出力
し、セルフ・サブ・バイアス電圧発生部１2は、
チツプイネーブル信号が低レベルの時、つま
りインバータ１１の出力が高レベルの時、第２の
バツク・バイアス電圧を出力する。
第３図のトランジスタT1はＥ型であり、負荷
の抵抗Ｒと合わせてＥ／Ｒ型インバータを構成し
ている。ここで、このインバータが通常のＥ／Ｒ
インバータと異なる点は、これと電源VDDとの間
にＩ型或いはＤ型MOSトランジスタT31を有し、
このトランジスタT31のゲートにはチツプイネー
ブル信号が与えられているため、アクテイ
ブ・モードにおいてはトランジスタT31はオン状
態、スタンド・バイ・モードにおいてはオフ状態
となつて、電源ラインとＥ／Ｒ型インバータを完
全に切り離すことである。例えば、第３図のアク
テイブ・モードにおいては、セルフ・サブ・バイ
アス電圧VBBは−2.5Vであり、信号の高レベ
ルは5Vであり、この電圧で充分電流を流すこと
ができ、出力outに略電源電圧VDDの5Vが出力で
きる。一方スタンド・バイ・モードにおいては、
セルフ・サブ・バイアス電圧VBBは−5V以上例え
ば−6V等となり、信号は低レベルつまり零Ｖ
となり、VBB＝−2.5VではＩ型或いはＤ型であつ
たものが、VBB−5VではトランジスタT31はＥ型
となり、電流を略完全に遮断することができる。
の抵抗Ｒと合わせてＥ／Ｒ型インバータを構成し
ている。ここで、このインバータが通常のＥ／Ｒ
インバータと異なる点は、これと電源VDDとの間
にＩ型或いはＤ型MOSトランジスタT31を有し、
このトランジスタT31のゲートにはチツプイネー
ブル信号が与えられているため、アクテイ
ブ・モードにおいてはトランジスタT31はオン状
態、スタンド・バイ・モードにおいてはオフ状態
となつて、電源ラインとＥ／Ｒ型インバータを完
全に切り離すことである。例えば、第３図のアク
テイブ・モードにおいては、セルフ・サブ・バイ
アス電圧VBBは−2.5Vであり、信号の高レベ
ルは5Vであり、この電圧で充分電流を流すこと
ができ、出力outに略電源電圧VDDの5Vが出力で
きる。一方スタンド・バイ・モードにおいては、
セルフ・サブ・バイアス電圧VBBは−5V以上例え
ば−6V等となり、信号は低レベルつまり零Ｖ
となり、VBB＝−2.5VではＩ型或いはＤ型であつ
たものが、VBB−5VではトランジスタT31はＥ型
となり、電流を略完全に遮断することができる。
またインバータの負荷となる抵抗Ｒは、バツ
ク・バイアス電圧が−2.5Vから−5V、そして−
5Vから−2.5Vに変動しても常に変わらない電流
供給能力をもち、第１図の如きＤ型トランジスタ
を用いた負荷がバツク・バイアス電圧依存性があ
るのと比較して、電力遅延積が良好になる。
ク・バイアス電圧が−2.5Vから−5V、そして−
5Vから−2.5Vに変動しても常に変わらない電流
供給能力をもち、第１図の如きＤ型トランジスタ
を用いた負荷がバツク・バイアス電圧依存性があ
るのと比較して、電力遅延積が良好になる。
またモード切り換え用トランジスタT31は、ア
クテイブ・モードではＩ型或いはＤ型となり、ス
タンド・バイ・モードでは完全なＥ型となること
が望ましく、第５図のようなVth（スレツシヨルド
電圧）とバツク・バイアス電圧依存性をもつこと
が望ましい。即ちバツク・バイアス電圧が絶対値
で−5Vより大きくなるとき、強いＥ型になるこ
とが望ましい。従つて第６図に示すように、トラ
ンジスタT31のゲートから基板の深さ方向の空乏
層の伸びに従つて、VBB＝−5Vのバツク・バイア
ス電圧印加時において、VBB＝−2.5Vのバツク・
バイアス電圧印加時より基板不純物濃度が高い方
が望ましい。図中矢印ａで示される点線は、VBB
＝−2.5V印加時の空乏層の伸びを示し、矢印ｂ
で示される点線は、VBB＝−5V印加時の空乏層の
伸びを示す。
クテイブ・モードではＩ型或いはＤ型となり、ス
タンド・バイ・モードでは完全なＥ型となること
が望ましく、第５図のようなVth（スレツシヨルド
電圧）とバツク・バイアス電圧依存性をもつこと
が望ましい。即ちバツク・バイアス電圧が絶対値
で−5Vより大きくなるとき、強いＥ型になるこ
とが望ましい。従つて第６図に示すように、トラ
ンジスタT31のゲートから基板の深さ方向の空乏
層の伸びに従つて、VBB＝−5Vのバツク・バイア
ス電圧印加時において、VBB＝−2.5Vのバツク・
バイアス電圧印加時より基板不純物濃度が高い方
が望ましい。図中矢印ａで示される点線は、VBB
＝−2.5V印加時の空乏層の伸びを示し、矢印ｂ
で示される点線は、VBB＝−5V印加時の空乏層の
伸びを示す。
第４図のセルフ・サブ・バイアス電圧発生部で
は、信号がアクテイブ・モードで高レベルの
時電圧発生部１1が働いてVBB＝−2.5Vを集積回
路基板に印加し信号がスタンド・バイ・モー
ドで低レベルの時電圧発生部１2が働いてVBB＝−
5Vを集積回路基板に印加する。電圧発生部１1は
そのチヤージ・ポンプ能力を、電圧発生部１1の
それに較べて少なくし、スタンド・バイ・モード
における電圧発生部１2の電流をほとんど消費せ
ずに、バツク・バイアス電圧を印加するようにす
る。
は、信号がアクテイブ・モードで高レベルの
時電圧発生部１1が働いてVBB＝−2.5Vを集積回
路基板に印加し信号がスタンド・バイ・モー
ドで低レベルの時電圧発生部１2が働いてVBB＝−
5Vを集積回路基板に印加する。電圧発生部１1は
そのチヤージ・ポンプ能力を、電圧発生部１1の
それに較べて少なくし、スタンド・バイ・モード
における電圧発生部１2の電流をほとんど消費せ
ずに、バツク・バイアス電圧を印加するようにす
る。
上記のような集積回路は、例えばスタチツク型
メモリーの周辺回路に用いられる。第７図は同メ
モリーのセル部を示す回路図で、Ｅ型駆動MOS
トランジスタT11、Ｄ型負荷MOSトランジスタ
T12よりなるMOSインバータ２１と、同じくＥ型
駆動MOSトランジスタT13、Ｄ型負荷MOSトラ
ンジスタT14よりなるMOSインバータ２２を有
し、両インバータ２１，２２のトランジスタ
T11，T12のゲート電極は互いに他の出力端O2，
O1に接続している。出力端O1とデータ線Ｄ間に
はトランスフア素子T15が設けられ、出力端O2と
データ線O2とデータ線間にはトランスフア素
子T16が設けられ、これらトランスフア素子T15，
T16はワード線Ｗで駆動される構成である。
メモリーの周辺回路に用いられる。第７図は同メ
モリーのセル部を示す回路図で、Ｅ型駆動MOS
トランジスタT11、Ｄ型負荷MOSトランジスタ
T12よりなるMOSインバータ２１と、同じくＥ型
駆動MOSトランジスタT13、Ｄ型負荷MOSトラ
ンジスタT14よりなるMOSインバータ２２を有
し、両インバータ２１，２２のトランジスタ
T11，T12のゲート電極は互いに他の出力端O2，
O1に接続している。出力端O1とデータ線Ｄ間に
はトランスフア素子T15が設けられ、出力端O2と
データ線O2とデータ線間にはトランスフア素
子T16が設けられ、これらトランスフア素子T15，
T16はワード線Ｗで駆動される構成である。
このように形成されたメモリーセルは、これと
同一半導体基体に形成された前記周辺回路がスタ
ンド・バイ・モードとなつてVBB＝−2.5Vから
VBB＝−5Vになると、各トランジスタのスレツシ
ヨルド電圧Vthが大になる。従つてメモリーセル
の負荷MOSトランジスタT12，T14の電流が減
り、電源電圧変動、温度変化及びα線等の影響を
受けやすくなり、不安定となる。
同一半導体基体に形成された前記周辺回路がスタ
ンド・バイ・モードとなつてVBB＝−2.5Vから
VBB＝−5Vになると、各トランジスタのスレツシ
ヨルド電圧Vthが大になる。従つてメモリーセル
の負荷MOSトランジスタT12，T14の電流が減
り、電源電圧変動、温度変化及びα線等の影響を
受けやすくなり、不安定となる。
本発明は上記実情に鑑みてなされたもので、前
記MOSインバータの負荷素子に抵抗を用いるこ
とにより、前記バツク・バイアス電圧が絶対的に
大きく変化した場合においても、電源電圧変動、
温度変化及びα線等で回路が不安定になるのを防
止できる半導体集積回路を提供しようとするもの
である。
記MOSインバータの負荷素子に抵抗を用いるこ
とにより、前記バツク・バイアス電圧が絶対的に
大きく変化した場合においても、電源電圧変動、
温度変化及びα線等で回路が不安定になるのを防
止できる半導体集積回路を提供しようとするもの
である。
以下図面を参照して本発明の一実施例を説明す
る。第８図は同実施例を示すメモリー回路図であ
るが、構成的に第７図のものと対応させた場合の
例であるから、対応個所には同一符号を用いて説
明を省略し、特徴とする点のみ説明を行なう。本
実施例の特徴は、第７図の負荷MOSトランジス
タT12，T14の代りに、負荷抵抗R11，R12を用い
た点である。
る。第８図は同実施例を示すメモリー回路図であ
るが、構成的に第７図のものと対応させた場合の
例であるから、対応個所には同一符号を用いて説
明を省略し、特徴とする点のみ説明を行なう。本
実施例の特徴は、第７図の負荷MOSトランジス
タT12，T14の代りに、負荷抵抗R11，R12を用い
た点である。
上記第８図の如き構成であれば、前記スタン
ド・バイ・モードにおいてVBB＝−2.5VからVBB
＝−5Vと深くなり、バツク・バイアス電圧が絶
対値で大きくなつても、メモリーセルの負荷素子
が、第７図の如きMOSトランジスタT12，T14で
なく、抵抗R11，R12であるため、全くバツク・
バイアス電圧の影響を受けず、従つて電源電圧の
変動、温度の変化及びα線等の影響に対して強い
スタテイツク型メモリーセルが実現できるもので
ある。
ド・バイ・モードにおいてVBB＝−2.5VからVBB
＝−5Vと深くなり、バツク・バイアス電圧が絶
対値で大きくなつても、メモリーセルの負荷素子
が、第７図の如きMOSトランジスタT12，T14で
なく、抵抗R11，R12であるため、全くバツク・
バイアス電圧の影響を受けず、従つて電源電圧の
変動、温度の変化及びα線等の影響に対して強い
スタテイツク型メモリーセルが実現できるもので
ある。
なお本発明は上記実施例のみに限定されず、種
種の応用が可能である。例えば実施例ではバツ
ク・バイアス電圧VBBが基準電圧（接地）VSSよ
り低い場合を述べたが、逆極構成の場合はVSSよ
り高くなる。
種の応用が可能である。例えば実施例ではバツ
ク・バイアス電圧VBBが基準電圧（接地）VSSよ
り低い場合を述べたが、逆極構成の場合はVSSよ
り高くなる。
以上説明した如く本発明によれば、MOSイン
バータの負荷素子に抵抗を用いたフリツプフロツ
プ構成としたので、バツク・バイアス電圧が変化
した場合においても安定した動作が可能となる半
導体集積回路が提供できるものである。
バータの負荷素子に抵抗を用いたフリツプフロツ
プ構成としたので、バツク・バイアス電圧が変化
した場合においても安定した動作が可能となる半
導体集積回路が提供できるものである。
第１図はMOSインバータ回路図、第２図は同
回路のセルフ・サブ・バイアス電圧発生部のブロ
ツク図、第３図は改良型インバータ回路図、第４
図は同回路のセルフ・サブ・バイアス電圧発生部
のブロツク図、第５図及び第６図は同回路のトラ
ンジスタ特性説明図、第７図はバツク・バイアス
電圧が変わるメモリーセルの回路説明図、第８図
は本発明の一実施例を示す回路図である。 T11，T13……駆動素子、R11，R12……負荷抵
抗、O1，O2……出力端、VDD……電源、T15，
T16……トランスフア素子、２１，２２……イン
バータ。
回路のセルフ・サブ・バイアス電圧発生部のブロ
ツク図、第３図は改良型インバータ回路図、第４
図は同回路のセルフ・サブ・バイアス電圧発生部
のブロツク図、第５図及び第６図は同回路のトラ
ンジスタ特性説明図、第７図はバツク・バイアス
電圧が変わるメモリーセルの回路説明図、第８図
は本発明の一実施例を示す回路図である。 T11，T13……駆動素子、R11，R12……負荷抵
抗、O1，O2……出力端、VDD……電源、T15，
T16……トランスフア素子、２１，２２……イン
バータ。
Claims (1)
- １ 第１の電位供給端と出力端との間に負荷抵抗
を設けると共に第２の電位供給端と前記出力端と
の間に駆動素子を設けた第１、第２のMOS型イ
ンバータを有し、かつ前記第１のMOS型インバ
ータの出力端と第２のMOS型インバータの駆動
素子のゲート電極を接続すると共に前記第２の
MOS型インバータの出力端と第１のMOS型イン
バータの駆動素子のゲート電極を接続し、前記第
１、第２のMOS型インバータの各出力端にそれ
ぞれトランスフア素子を接続してなる集積回路を
設け、該集積回路を構成する半導体基体に対し、
第１のモードで第１のセルフ・サブ・バイアス電
圧を発生し、第２のモードで第２のセルフ・サ
ブ・バイアス電圧を発生するバイアス電圧発生手
段とを具備したことを特徴とする半導体集積回路
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14393280A JPS5768062A (en) | 1980-10-15 | 1980-10-15 | Semiconductor integrated circuit device |
| US06/260,994 US4460835A (en) | 1980-05-13 | 1981-05-06 | Semiconductor integrated circuit device with low power consumption in a standby mode using an on-chip substrate bias generator |
| DE8181103606T DE3162416D1 (en) | 1980-05-13 | 1981-05-11 | Semiconductor integrated circuit device |
| EP81103606A EP0039946B1 (en) | 1980-05-13 | 1981-05-11 | Semiconductor integrated circuit device |
| CA000377457A CA1185665A (en) | 1980-05-13 | 1981-05-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14393280A JPS5768062A (en) | 1980-10-15 | 1980-10-15 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5768062A JPS5768062A (en) | 1982-04-26 |
| JPH0358182B2 true JPH0358182B2 (ja) | 1991-09-04 |
Family
ID=15350425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14393280A Granted JPS5768062A (en) | 1980-05-13 | 1980-10-15 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5768062A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208252A (ja) * | 1985-03-13 | 1986-09-16 | Nec Corp | 絶縁ゲ−ト型半導体集積回路装置 |
| US4890144A (en) * | 1987-09-14 | 1989-12-26 | Motorola, Inc. | Integrated circuit trench cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56160060A (en) * | 1980-05-13 | 1981-12-09 | Toshiba Corp | Semiconductor integrated circuit device |
-
1980
- 1980-10-15 JP JP14393280A patent/JPS5768062A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56160060A (en) * | 1980-05-13 | 1981-12-09 | Toshiba Corp | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5768062A (en) | 1982-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6545525B2 (en) | Semiconductor device including interface circuit, logic circuit, and static memory array having transistors of various threshold voltages and being supplied with various supply voltages | |
| US7355455B2 (en) | Low power consumption MIS semiconductor device | |
| US7079413B2 (en) | Semiconductor memory device with back gate potential control circuit for transistor in memory cell | |
| KR940001491B1 (ko) | 내부강압 전원전압을 가지는 반도체 장치에 있어서의 기판전압 발생회로 | |
| US4812735A (en) | Intermediate potential generating circuit | |
| JPH0578211B2 (ja) | ||
| JPH06216346A (ja) | 半導体装置 | |
| US5757714A (en) | Semiconductor memory device with on-chip boosted power supply voltage generator | |
| KR0153847B1 (ko) | 반도체 기억장치 | |
| JPH08251012A (ja) | Ｃｍｏｓ論理回路 | |
| JPS60157616A (ja) | サブミクロン半導体ｌｓｉのチツプ内電源変換回路 | |
| KR960002824B1 (ko) | 일정레벨의 전압을 발생하는 전압발생장치와 그의 동작법 | |
| JP3035188B2 (ja) | 半導体装置 | |
| JPH1126697A (ja) | 半導体装置のバックバイアス発生器及びその発生方法 | |
| US5959444A (en) | MOS transistor circuit and method for biasing a voltage generator | |
| JPH06325569A (ja) | 半導体集積回路の中間電圧発生回路 | |
| US5986309A (en) | Semiconductor integrated circuit apparatus having a plurality of well bias voltage supply circuits | |
| JPH0358182B2 (ja) | ||
| US5343087A (en) | Semiconductor device having a substrate bias generator | |
| JP3192106B2 (ja) | 半導体集積回路 | |
| JPH025058B2 (ja) | ||
| JP3224712B2 (ja) | 論理＆レベル変換回路及び半導体装置 | |
| US5670909A (en) | Semiconductor device having a boosting circuit | |
| US7570106B2 (en) | Substrate voltage generating circuit with improved level shift circuit | |
| JP2724218B2 (ja) | 半導体集積回路 |