JPH1126697A - 半導体装置のバックバイアス発生器及びその発生方法 - Google Patents

半導体装置のバックバイアス発生器及びその発生方法

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JPH1126697A
JPH1126697A JP10074525A JP7452598A JPH1126697A JP H1126697 A JPH1126697 A JP H1126697A JP 10074525 A JP10074525 A JP 10074525A JP 7452598 A JP7452598 A JP 7452598A JP H1126697 A JPH1126697 A JP H1126697A
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Abstract

(57)【要約】 【課題】半導体装置のバックバイアス発生器及びその発
生方法を提供する。 【解決手段】3重ウェル構造を有する半導体装置のバッ
クバイアス発生器でって、オシレータ、ウェルバイアス
発生器、電源電圧発生器、論理ゲート、ポンピングキャ
パシタ及び伝送トランジスタを具備する。オシレータは
クロック信号を発生し、ウェルバイアス発生器はクロッ
ク信号に応答して負電圧のウェルバイアスを発生する。
論理ゲートは電源電圧発生器から出力される電源電圧が
所定のレベルに達するまでハイレバルの電圧を発生し、
電源電圧が所定のレベルに達した後は、クロック信号が
ハイであればローレベルの電圧を発生し、クロック信号
がローであればハイレバルの電圧を発生する。ポンピン
グキャパシタは論理ゲートの出力に応答してネガティブ
ポンピング電圧を発生する。伝送トランジスタはネガテ
ィブポンピング電圧に応答して負電圧の前記バックバイ
アスを発生する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
例えば3重ウェル構造のDRAM半導体装置に設けられ、伝
送トランジスタとしてNMOSトランジスタを使用するバッ
クバイアス電圧発生器に関する。
【０００２】
【従来の技術】DRAM半導体装置には、情報を保存する手
段である多数個のメモリセルと、前記メモリセルにデー
タを蓄積したり、前記メモリセルからデータを読出した
りする動作を制御する周辺回路とが含まれる。DRAM半導
体装置が動作する間に、メモリセル及び周辺回路とDRAM
半導体装置の基板との間に漏れ電流が発生し得る。この
ような漏れ電流が発生することを防止するために、前記
基板にバックバイアスを印加する。このバックバイアス
を供給する手段がバックバイアス発生器である。
【０００３】図1は、従来のDRAM半導体装置のバックバ
イアス発生器の回路図である。図1に示すように、従来
のバックバイアス発生器5は、オシレータ11、電源電圧
発生器13、NANDゲート15、ポンピングキャパシタ(Cp)、
クランプトランジスタ17及び伝送トランジスタ19を具備
する。伝送トランジスタ19は、PMOSトランジスタよりな
る。
【０００４】以下、バックバイアス発生器5の動作を説
明する。電源電圧発生器13が電源電圧Vccを発生し始め
ると、オシレータ11はクロック信号を発生する。クロッ
ク信号に応答して、ポンピングキャパシタCpはネガティ
ブポンピング電圧を発生する。ネガティブポンピング電
圧は、伝送トランジスタ19を通過してバックバイアスVB
Bとして出力される。
【０００５】図2は、伝送トランジスタ19が形成されたD
RAM半導体装置7の断面図である。図2に示すように、DRA
M半導体装置7では、P型基板21にNウェル23が形成され、
Nウェル23に伝送トランジスタ19のソース25とドレイン2
7が形成されている。
【０００６】ところが、DRAMメモリセルの集積度が高く
なると、DRAM半導体装置のデザインルールが小さくな
り、電源電圧Vccのレベルが低くなる。このため、バッ
クバイアス発生器の電圧供給能力が不足する方向にあ
る。従って、バックバイアス発生器の電圧供給能力を向
上させるためには、図1に示す伝送トランジスタ19とし
て用いられるPMOSトランジスタをNMOSトランジスタに変
えるべきであると言える。NMOSトランジスタは、PMOSト
ランジスタに比べてスレショルド電圧が低く駆動能力が
大きいからである。
【０００７】図3は、伝送トランジスタ39としてNMOSト
ランジスタを使用したバックバイアス発生器35の回路図
である。図3に示すように回路を構成する場合は、バック
バイアス発生器の電圧供給能力が向上する。しかし、3
重ウェル構造を有するDRAM半導体装置に図3に示す回路
を適用する場合、図4に示すように、伝送トランジスタ3
9とP型基板21との間に、Pウェル41とNウェル23を通して
漏れ電流ilが発生する。漏れ電流ilが発生する理由は、
伝送トランジスタ39とP型基板21との間にPNPN構造43が
形成されるからである。
【０００８】図3及び図4を参照すると、ポンピングキャ
パシタCpがネガティブポンピング電圧を発生する時、該
ネガティブポンピング電圧は、伝送トランジスタ39を通
過できず、PNPN構造43を通じてP型基板21に抜け出るよ
うになる。従って、図3に示すバックバイアス発生器35
の電圧供給能力が低下し、バックバイアスVBBを使用す
るメモリセル(図示せず)には漏れ電流が発生するように
なる。このような現象は、パワーアップの時に特に深刻
である。メモリセルに漏れ電流が発生すると、該メモリ
セルが形成されるDRAM半導体装置のリフレッシュ特性が
悪くなる可能性がある。また、DRAM半導体装置内のノイ
ズによってバックバイアスレベルが不安定になると、応
答時間が遅くなる場合もある。
【０００９】
【発明が解決しようとする課題】本発明は、3重ウェル
構造を有する半導体装置において、バックバイアスの供
給能力が高い半導体装置のバックバイアス発生器及びバ
ックバイアス発生方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る3重ウェル構造を有する半導体装置の
バックバイアス発生器は、オシレータ、電源電圧発生
器、ウェルバイアス発生器、論理ゲート、ポンピングキ
ャパシタ及び伝送トランジスタを具備する。
【００１１】前記オシレータはクロック信号を発生す
る。前記電源電圧発生器は電源電圧Vccを発生する。前
記ウェルバイアスは前記クロック信号に応答して負電圧
のウェルバイアスを発生する。
【００１２】前記論理ゲートは、前記電源電圧発生器と
前記オシレータに入力端が連結され、前記電源電圧発生
器から出力される電源電圧Vccが所定のレベルに達する
まではハイレバルの電圧を発生し、前記電源電圧Vccが
所定のレベルに達した後は前記クロック信号に応答し
て、前記クロック信号がハイであればローレベルの電圧
を発生し、前記クロック信号がローであればハイレバル
の電圧を発生する。
【００１３】前記ポンピングキャパシタは、前記論理ゲ
ートの出力端に一端が連結され、前記論理ゲートの出力
に応答してネガティブポンピング電圧を発生する。
【００１４】前記伝送トランジスタは、前記ポンピング
キャパシタの他端に第1電極が連結され、前記ウェルバ
イアス発生器の出力端にバルクが連結され、ゲートと第
2電極が互い連結され、前記ネガティブポンピング電圧
に応答して前記第2電極から負電圧のバックバイアスを
発生する。
【００１５】上記の目的を達成するため、本発明に係る
バックバイアス発生方法は、オシレータ、ポンピングキ
ャパシタ、ウェルバイアス発生器及び伝送トランジスタ
としてのNMOSトランジスタを具備し、前記伝送トランジ
スタが3重ウェル構造よりなる半導体装置のバックバイ
アス発生器におけるバックバイアス発生方法において、
ウェルバイアス発生段階、ネガティブポンピング電圧発
生段階及びバックバイアス発生段階を含む。
【００１６】前記ウェルバイアス発生段階では電源電圧
Vccが印加されてすぐ前記ウェルバイアス発生器が負電
圧のウェルバイアスを発生させて前記伝送トランジスタ
のバルクに印加する。
【００１７】前記ネガティブポンピング電圧発生段階で
は、前記電源電圧Vccが所定のレベルに達すると、前記
オシレータの出力信号に応答して前記ポンピングキャパ
シタがネガティブポンピング電圧を発生する。前記バッ
クバイアス発生段階では、前記伝送トランジスタが前記
バックバイアスを発生する。
【００１８】上記の目的を達成するため、本発明に係る
他の半導体装置のバックバイアス発生器は、第１及び第
２電極を有し、論理レベルが交互に入れ代わる信号を前
記第１電極に入力し、該信号に応答して前記第２電極に
ネガティブポンピング電圧を出力するポンピングキャパ
シタと、第１拡散層、第２拡散層及びゲートを有し、前
記ポンピングキャパシタの前記第２電極に前記第１拡散
層が連結され、前記第２拡散層と前記ゲートとが連結さ
れ、前記第２拡散層からバックバイアス電圧を出力する
NMOSトランジスタと、前記伝送トランジスタのバルクに
負電圧のウェルバイアスを供給するウェルバイアス発生
器とを具備し、前記NMOSトランジスタは、P型基板に設
けられたN型ウェル内のP型ウェルに形成されていること
を特徴とする。
【００１９】本発明によれば、3重ウェル構造を有する
半導体装置のバックバイアス電圧の供給能力が向上す
る。
【００２０】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。
【００２１】図5に示すように、本発明の好適な実施の
形態に係るバックバイアス発生器105は、オシレータ11
1、電源電圧発生器113、論理ゲート（例えばNANDゲー
ト）115、ポンピングキャパシタCp1、クランプトランジ
スタ117、伝送トランジスタ139及びウェルバイアス発生
器120を具備する。
【００２２】オシレータ111はクロック信号を発生す
る。電源電圧発生器113は、図7に示すように、電源電圧
Vccが所定レベルに到達するとハイになる電圧Vpを発生
する。
【００２３】論理ゲート115は、オシレータ111の出力と
電源電圧発生器113の出力との論理積の反転を出力す
る。即ち、オシレータ111の出力と電源電圧発生器113の
出力の少なくとも一方が論理ローであれば、論理ゲート
115の出力は論理ハイになり、オシレータ111の出力と電
源電圧発生器113の出力の双方が論理ハイであれば、論
理ゲート115の出力は論理ローになる。
【００２４】ポンピングキャパシタCp1は、論理ゲート1
15から出力される電圧レベルが論理ローである場合に電
荷を蓄積してネガティブポンピング電圧を出力する。ポ
ンピングキャパシタCp1の一端に論理ゲート115の出力端
が連結され、ポンピングキャパシタCp1の他端に伝送ト
ランジスタ139のドレインとクランプトランジスタ117の
ドレインが連結されている。
【００２５】クランプトランジスタ117はNMOSトランジ
スタよりなる。このクランプトランジスタ117は、バッ
クバイアス発生器105が動作する前に、ポンピングキャ
パシタCp1の電圧レベルを接地電圧Vssより、該クランプ
トランジスタ117のスレショルド電圧だけ高い電圧レベ
ルに初期化する。
【００２６】伝送トランジスタ139はNMOSトランジスタ
よりなる。この伝送トランジスタ139は、ポンピングキ
ャパシタCp1から出力されるネガティブポンピング電圧
をバックバイアスVBBとして出力する。
【００２７】ウェルバイアス発生器120は、その入力端
がオシレータ111の出力端に連結され、その出力端は伝
送トランジスタ139のバルクとクランプトランジスタ117
のバルクに共通に連結されている。このウェルバイアス
発生器120は、オシレータ111からクロック信号を供給さ
れて、伝送トランジスタ139のバルクとクランプトラン
ジスタ117のバルクに負電圧のウェルバイアスを提供す
る。
【００２８】図6に示すように、P型基板121にNウェル12
3が形成され、Nウェル123の内にPウェル141が形成さ
れ、Pウェル141の内に高濃度のN型不純物がドーピング
されて、図5に示す伝送トランジスタ139のソース125及
びドレイン127が形成されている。そして、伝送トラン
ジスタ139のソース125とドレイン127との間にゲート電
極130が形成されている。
【００２９】伝送トランジスタ139のドレイン127、即ち
ノードN1には、図5に示すポンピングキャパシタCp1が連
結されている。また、Pウェル141には高濃度のP型不純
物がドーピングされてた領域133があり、この高濃度のP
型不純物領域133にウェルバイアス発生器105の出力端、
即ちノードN2が連結されている。また、Nウェル123には
高濃度のN型不純物がドーピングされた領域135があり、
この高濃度のN型不純物領域135に電源電圧Vccが連結さ
れている。また、P型基板121には高濃度のP型不純物が
ドーピングされた領域137があり、高濃度のP型不純物領
域137に接地電圧Vssが連結されている。
【００３０】図6に示す半導体装置107において、ノード
N1に負電圧が印加されると、ノードN1に連結された高濃
度のN型不純物領域127とPウェル141とNウェル123との間
に形成されたNPNトランジスタ145が活性化し、また、P
ウェル141とNウェル123とP型基板121との間に形成され
たPNPトランジスタ147が活性化する。換言すると、ノー
ドN1に負電圧が印加されると、ポンピングキャパシタCp
1から出力されるネガティブポンピング電圧は、伝送ト
ランジスタ139を通過できず、NPNトランジスタ145とPNP
トランジスタ147を通じてP型基板121に流れる。この場
合、バックバイアス発生器105は、バックバイアスVBBを
発生するという所期の機能を果たさないという問題が発
生する。
【００３１】このような問題点を防止するために、Pウ
ェル141の内に高濃度のP型不純物をドーピングして高濃
度のP型不純物領域133を形成し、該領域133にウェルバ
イアスVWBを印加する。これにより、ノードN1に負電圧
が印加されても伝送トランジスタ139のソース127とPウ
ェル141とNウェル123の間に形成されたNPNトランジスタ
145に逆バイアスが印加されるので、ポンピングキャパ
シタCp1から出力されるネガティブポンピング電圧は、
伝送トランジスタ139を通じてバックバイアスVBBとして
出力される。
【００３２】以下、図5及び図6を参照しながらバックバ
イアス発生器107の動作を説明する。まず、電源電圧Vcc
がオンされると、オシレータ111は直ちに動作してクロ
ック信号を発生する。電源電圧Vccがオンされて所定レ
ベルに到達するまで、即ち電圧Vpが論理ハイに変化する
までは、電源電圧発生器113の出力は論理ローであるの
で、論理ゲート115は論理ハイレバルの電圧を出力す
る。論理ゲート115の出力が論理ハイであれば、ポンピ
ングキャパシタCp1は充電される。
【００３３】オシレータ111が動作すると、ウェルバイ
アス発生器120は、オシレータ111からクロック信号を供
給されてクランプトランジスタ117のバルクと伝送トラ
ンジスタ139のバルクとに負電圧のウェルバイアスVWBを
供給する。
【００３４】電源電圧Vccが上昇して所定レベルに到達
すると、即ち電源電圧発生器113が論理ハイの電圧Vpを
発生すると、論理ゲート115の出力はオシレータ111から
出力されるクロック信号により決定される状態になる。
即ち、クロック信号が論理ハイであれば論理ゲート115
の出力は論理ローになり、クロック信号が論理ローであ
れば論理ゲート115の出力は論理ハイになる。
【００３５】論理ゲート115の出力が論理ローになる
と、ノードN1は初期の接地電圧Vssからネガティブ電圧
に下がる。即ち、ポンピングキャパシタCp1は、ネガテ
ィブポンピング電圧を発生する。そして、このネガティ
ブポンピング電圧は、伝送トランジスタ139を通じてバ
ックバイアスVBBとして出力される。
【００３６】ポンピングキャパシタCp1が発生するネガ
ティブポンピング電圧が発生する時、半導体装置107のP
ウェル141には負電圧のウェルバイアスVWBが印加された
状態であるので、NPNトランジスタ145には逆方向のバイ
アスが印加される。従って、ポンピングキャパシタCp1
が発生するネガティブポンピング電圧は、NPNトランジ
スタ145とPNPトランジスタ147を通じてP型基板121に漏
れることはなく、伝送トランジスタ139を通過してバッ
クバイアスVBBとして出力される。
【００３７】図7は、図5に示すバックバイアス発生器の
シミュレーション結果を示す図面である。図7に示すよ
うに、電源電圧Vccがオンされた後、該電源電圧Vccが所
定レベル（例えば1.4ボルト）まで上昇すると、図5に示
す電源電圧発生器113から論理ハイの電圧Vpが発生す
る。この時からバックバイアスVBBは漏れることなく漸
進的に発生され。そして、ウェルバイアスVWBは、バッ
クバイアスVBBが発生する前、即ち論理ハイの電圧Vpが
発生する時刻よりも早い時刻T1より発生する。
【００３８】図8は、図7にシミュレーション結果の論理
ハイの電圧Vpが発生する時刻T2の前後におけるバックバ
イアスVBB、ウェルバイアスVWB及びノードN1の電圧181
を拡大した図である。図8に示すように、論理ハイの電
圧Vpが発生するまで、ノードN1の電圧181は接地電圧Vss
よりもクランプトランジスタ117のスレショルド電圧だ
け高い電圧を維持し、バックバイアスVBBの電圧レベル
は接地電圧Vssと同一であり、ウェルバイアスVWBの電圧
レベルは接地電圧Vssより若干低い負電圧（例えば、−
0.2ボルト）である。そして、時刻T2になって論理ハイ
の電圧Vpが発生すると、ノードN1の電圧181は下降して
負電圧になり、それに伴ってバックバイアスVBBも下降
して負電圧になる。ここで、時刻T3において、ノードN1
の電圧181及びウェルバイアスVWBの電圧レベルが瞬間的
に急激に下降する現象は、図5に示すオシレータ111のク
ロック信号が論理ローになる時に現れる現象である。
【００３９】図9は、ウェルバイアス発生器120の第１の
構成例を示す図である。このウェルバイアス発生器120
は、ダイオード185、PMOSトランジスタ183及び第1キャ
パシタCp2を具備する。具体的には、第1キャパシタCp2
の一端は、図5に示すオシレータ111に連結され、第1キ
ャパシタCp2の他端にダイオード185のカソードとPMOSト
ランジスタ183の第1電極（例えばソース）が連結されて
いる。そして、PMOSトランジスタ183の第2電極（例えば
ドレイン）とゲートに共通に接地電圧Vssが印加され、
ダイオード185のアノードからウェルバイアスVWBが出力
される。
【００４０】図9を参照して、第１の構成例に係るウェ
ルバイアス発生器120の動作を説明する。初期状態で、P
MOSトランジスタ183の第1電極、即ちノードN3の電圧レ
ベルは接地電圧VssよりもPMOSトランジスタ183のスレシ
ョルド電圧だけ高い。この状態で、オシレータ111から
クロック信号が入力されると、該クロック信号が論理ハ
イの場合は、第1キャパシタCp2には電荷が蓄積される。
そして、該クロック信号が論理ローになると、ノードN3
の電圧レベルは降下して負電圧になる。その結果、ウェ
ルバイアスVWBは、ノードN3の電位よりもダイオード185
の組込み電圧だけ高い負電圧になる。
【００４１】図10は、ウェルバイアス発生器120の第２
の構成例を示す図である。このウェルバイアス発生器12
0は、ダイオード195、2つのPMOSトランジスタ193、197
及び第2キャパシタCp3を具備する。具体的には、第2キ
ャパシタCp3の一端は、図5に示すオシレータ111に連結
され、第2キャパシタCp3の他端にダイオード195のカソ
ードとPMOSトランジスタ193の第1電極（例えばソース）
及び他のPMOSトランジスタ197の第2電極（例えばドレイ
ン）が連結されている。
【００４２】PMOSトランジスタ193の第2電極（例えばド
レイン）には、接地電圧Vssが印加され、他のPMOSトラ
ンジスタ197の第1電極（例えばソース）にはバックバイ
アスVBBが印加される。また、PMOSトランジスタ197の第
2電極とゲートとは、互い連結されている。そして、ダ
イオード195のアノードからウェルバイアスVWBが出力さ
れる。
【００４３】図10を参照して、第２の構成例に係るウェ
ルバイアス発生器120の動作を説明する。初期状態でノ
ードN4の電圧Vn4は、（１）式の示す通りである。
【００４４】Vss<Vn4<(Vtp+Vss) ・・・（１） ここで、Vtpは、PMOSトランジスタ193のスレショルド電
圧の絶対値である。ノードN4の電圧Vn4が(Vtp+Vss)より
も低い理由は、PMOSトランジスタ197によってノードN4
の電圧Vn4が下げられるからである。この状態で、図5に
示すオシレータ111からクロック信号が入力されると、
該クロック信号が論理ハイの場合は、第2キャパシタCp3
に電荷が蓄積される。そして、該クロック信号が論理ロ
ーになると、ノードN4の電圧Vn4は下降して負電圧にな
る。その結果、ウェルバイアスVWBは、ノードN4の電位
よりもダイオード195の組込み電圧だけ高い負電圧にな
る。
【００４５】図11は、本発明の好適な実施の形態に係る
バックバイアス発生方法を示す図である。このバックバ
イアス発生方法は、オシレータ、ポンピングキャパシ
タ、ウェルバイアス発生器及び伝送トランジスタとして
のNMOSトランジスタを具備し、該伝送トランジスタが3
重ウェル構造を有する半導体装置のバックバイアス発生
器におけるバックバイアス発生方法であって、ウェルバ
イアス発生段階201と、ポンピング電圧初期化段階211
と、ネガティブポンピング電圧発生段階221と、バック
バイアス発生段階231とを含む。
【００４６】ウェルバイアス発生段階201では、電源電
圧の印加に応答してウェルバイアス発生器が負電圧のウ
ェルバイアスを発生し、伝送トランジスタのバルクに印
加する。
【００４７】ポンピング電圧の初期化段階211では、ポ
ンピングキャパシタを接地電圧に近接した電圧に初期化
する。
【００４８】ネガティブポンピング電圧の発生段階221
では、電源電圧が所定のレベルに到達した後に、オシレ
ータの出力信号に応答してポンピングキャパシタがネガ
ティブポンピング電圧を発生する。
【００４９】バックバイアス発生段階231では、伝送ト
ランジスタがバックバイアスを発生する。
【００５０】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。
【００５１】
【発明の効果】本発明によれば、3重ウェル構造を有す
る半導体装置において、伝送トランジスタとしてNMOSト
ランジスタを使用することによってバックバイアス供給
能力を向上させることができる。
【００５２】
【図面の簡単な説明】
【図１】従来のDRAM半導体装置のバックバイアス発生器
の回路図である。
【図２】半導体装置に形成された図1に示す伝送トラン
ジスタの断面図である。
【図３】図1に示す伝送トランジスタとしてNMOSトラン
ジスタを採用した半導体装置のバックバイアス発生器の
回路図である。
【図４】図3に示す伝送トランジスタを3重ウェル構造を
有する半導体メモリ装置に形成した一例を示す断面図で
ある。
【図５】本発明の好適な実施の形態に係る3重ウェル構
造を有するDRAM半導体装置のバックバイアス発生器の回
路図である。
【図６】図5に示す伝送トランジスタをDRAM半導体装置
に形成した一例を示す図である。
【図７】図5に示すバックバイアス発生器のシミュレー
ション結果を示す図である。
【図８】図7に示すシミュレーション結果の論理ハイの
電圧Vpが発生する時刻T2の前後におけるバックバイアス
VBB、ウェルバイアスVWB及びノードN1の電圧181を拡大
した図である。
【図９】図5に示すウェルバイアス発生器の第１の構成
例を示す回路図である。
【図１０】図5に示すウェルバイアス発生器の第２の構
成例を示す回路図である。
【図１１】本発明の好適な実施の形態に係るバックバイ
アス発生方法を示す図である。
【符号の説明】
105 バックバイアス発生器 111 オシレータ 113 電源電圧発生器 115 論理ゲート 117 クランプトランジスタ Cp1 ポンピングキャパシタ 139 伝送トランジスタ 120 ウェルバイアス発生器 VBB バックバイアス VWB ウェルバイアス

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 3重ウェル構造を有する半導体装置のバ
    ックバイアス発生器において、 クロック信号を発生するオシレータと、 前記クロック信号に応答して負電圧のウェルバイアスを
    発生するウェルバイアス発生器と、 電源電圧を発生する電源電圧発生器と、 前記電源電圧発生器と前記オシレータとに入力端が連結
    されて、前記電源電圧発生器より出力される電源電圧が
    所定のレベルに達するまではハイレバルの電圧を発生
    し、前記電源電圧が所定のレベルに達した後は前記クロ
    ック信号に応答して、前記クロック信号がハイであれば
    ローレベルの電圧を発生し、前記クロック信号がローで
    あればハイレべルの電圧を発生する論理ゲートと、 前記論理ゲートの出力端に一端が連結され、前記論理ゲ
    ートの出力に応答してネガティブポンピング電圧を発生
    するポンピングキャパシタと、 前記ポンピングキャパシタの他端にその第1電極が連結
    され、前記ウェルバイアス発生器の出力端にバルクが連
    結され、そのゲートとその第2電極とが連結され、前記
    ネガティブポンピング電圧に応答して前記第2電極から
    負電圧のバックバイアスを出力する伝送トランジスタ
    と、 を具備することを特徴とする半導体装置のバックバイア
    ス発生器。
  2. 【請求項２】 前記論理ゲートは、NANDゲートを含むこ
    とを特徴とする請求項１に記載の半導体装置のバックバ
    イアス発生器。
  3. 【請求項３】 前記ウェルバイアスは、前記電源電圧が
    所定のレベルに達した後は、前記バックバイアスより低
    い電圧であることを特徴とする請求項１に記載の半導体
    装置のバックバイアス発生器。
  4. 【請求項４】 前記伝送トランジスタの第1電極がソー
    スであり、前記伝送トランジスタの第2電極がドレイン
    であることを特徴とする請求項１に記載の半導体装置の
    バックバイアス発生器。
  5. 【請求項５】 前記ポンピングキャパシタの他端にその
    第1電極とそのゲートが共通に連結され、その第2電極は
    接地電圧に連結され、前記ウェルバイアス発生器の出力
    端にバルクが連結されており、前記ポンピングキャパシ
    タを前記接地電圧よりスレショルド電圧だけ高い電圧に
    初期化するクランプトランジスタをさらに具備すること
    を特徴とする請求項１に記載の半導体装置のバックバイ
    アス発生器。
  6. 【請求項６】 前記クランプトランジスタはNMOSトラン
    ジスタであることを特徴とする請求項５に記載の半導体
    装置のバックバイアス発生器。
  7. 【請求項７】 前記接地電圧は、その電位が０ボルトで
    あることを特徴とする請求項５に記載の半導体装置のバ
    ックバイアス発生器。
  8. 【請求項８】 前記クランプトランジスタの第1電極が
    ドレインであり、前記クランプトランジスタの第2電極
    がソースであることを特徴とする請求項５に記載の半導
    体装置のバックバイアス発生器。
  9. 【請求項９】 前記ウェルバイアス発生器は、 前記オシレータに一端が連結された第1キャパシタと、 前記第1キャパシタの他端にその第1電極が連結され、そ
    のゲート及びその第2電極が接地されており、前記第1キ
    ャパシタを前記接地電圧よりスレショルド電圧だけ高い
    電圧に初期化する第1電界効果トランジスタと、 前記第1電界効果トランジスタの第1電極にカソードが連
    結され、アノードから前記ウェルバイアスを出力する第
    1ダイオードと、 を具備することを特徴とする請求項１に記載の半導体装
    置のバックバイアス発生器。
  10. 【請求項１０】 前記第1電界効果トランジスタはPMOS
    トランジスタであることを特徴とする請求項９に記載の
    半導体装置のバックバイアス発生器。
  11. 【請求項１１】 前記第1電界効果トランジスタの第1電
    極はソースであり、前記第1電界効果トランジスタの第2
    電極はドレインであることを特徴とする請求項９に記載
    の半導体装置のバックバイアス発生器。
  12. 【請求項１２】 前記ウェルバイアス発生器は、 前記オシレータに一端が連結された第2キャパシタと、 前記第2キャパシタの他端にその第1電極が連結され、そ
    のゲート及びその第2電極が接地されており、前記第2キ
    ャパシタを前記接地電圧よりスレショルド電圧だけ高い
    電圧に初期化する第2電界効果トランジスタと、 前記第2電界効果トランジスタの第1電極にカソードが連
    結され、アノードから前記ウェルバイアスを出力する第
    2ダイオードと、 前記第2ダイオードのカソードにその第1電極とゲートが
    共通に連結され、その第2電極に前記バックバイアスが
    印加される第3電界効果トランジスタと、 を具備することを特徴とする請求項１に記載の半導体装
    置のバックバイアス発生器。
  13. 【請求項１３】 前記第2電界効果トランジスタはPMOS
    トランジスタであることを特徴とする請求項１２に記載
    の半導体装置のバックバイアス発生器。
  14. 【請求項１４】 前記第2電界効果トランジスタの第1電
    極はソースであり、前記第2電界効果トランジスタの第2
    電極はドレインであることを特徴とする請求項１２に記
    載の半導体装置のバックバイアス発生器。
  15. 【請求項１５】 前記第3電界効果トランジスタはPMOS
    トランジスタであることを特徴とする請求項１２に記載
    の半導体装置のバックバイアス発生器。
  16. 【請求項１６】 前記第3電界効果トランジスタの第1電
    極はドレインであり、前記第2電界効果トランジスタの
    第2電極はソースであることを特徴とする請求項１２に
    記載の半導体装置のバックバイアス発生器。
  17. 【請求項１７】 オシレータ、ポンピングキャパシタ、
    ウェルバイアス発生器及び伝送トランジスタとしてのNM
    OSトランジスタを具備し、前記伝送トランジスタが3重
    ウェル構造を有する半導体装置のバックバイアス発生器
    におけるバックバイアス発生方法において、 電源電圧の印加に応答して前記ウェルバイアス発生器が
    負電圧のウェルバイアスを発生して前記伝送トランジス
    タのバルクに印加するウェルバイアス発生段階と、 前記電源電圧が所定のレベルに達した後に、前記オシレ
    ータの出力信号に応答して前記ポンピングキャパシタが
    ネガティブポンピング電圧を発生するネガティブポンピ
    ング電圧発生段階と、 前記伝送トランジスタが前記バックバイアスを発生する
    バックバイアス発生段階と、 を含む半導体装置のバックバイアス発生方法。
  18. 【請求項１８】 前記ウェルバイアス発生段階と前記ネ
    ガティブポンピング電圧発生段階との間に、前記ウェル
    バイアスが発生してから前記ポンピングキャパシタを接
    地電圧に近い電圧に初期化する段階をさらに具備するこ
    とを特徴とする請求項１７に記載の半導体装置のバック
    バイアス発生方法。
  19. 【請求項１９】 半導体装置のバックバイアス発生器に
    おいて、 第１及び第２電極を有し、論理レベルが交互に入れ代わ
    る信号を前記第１電極に入力し、該信号に応答して前記
    第２電極にネガティブポンピング電圧を出力するポンピ
    ングキャパシタと、 第１拡散層、第２拡散層及びゲートを有し、前記ポンピ
    ングキャパシタの前記第２電極に前記第１拡散層が連結
    され、前記第２拡散層と前記ゲートとが連結され、前記
    第２拡散層からバックバイアス電圧を出力するNMOSトラ
    ンジスタと、 前記伝送トランジスタのバルクに負電圧のウェルバイア
    スを供給するウェルバイアス発生器と、 を具備し、前記NMOSトランジスタは、P型基板に設けら
    れたN型ウェル内のP型ウェルに形成されていることを特
    徴とするバックバイアス発生器。
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