JP2016533052A

JP2016533052A - Ｒｆフロントエンドのためのアナログスイッチ

Info

Publication number: JP2016533052A
Application number: JP2016520030A
Authority: JP
Inventors: インボルノーン、ジェームス・フランシス; ワン、シンウェイ; ルオ、ジェンイン; ジャン、シャンドン
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2013-08-07
Filing date: 2014-07-24
Publication date: 2016-10-20
Anticipated expiration: 2034-07-24
Also published as: JP6096384B2; US20150042399A1; US9128502B2; EP3514957B1; KR20160035082A; EP3514957A1; KR101747346B1; EP3031135A1; CN105409123B; WO2015020809A1; EP3031135B1; CN105409123A

Abstract

無線周波数（ＲＦ）フロントエンドスイッチの線形性を改善するための技法。一態様では、電圧依存基板漏れ電流に関連する非線形性を低減するために、１つまたは複数の負整流器の出力電圧を負の基板バイアス電圧に重畳するための開ループ技法が開示される。別の態様では、基板バイアス電圧を基準電圧の近くに維持するための閉ループ技法がさらに開示される。回路ブロックの例示的な実施形態がさらに説明される。

Description

関連出願の相互参照
[0001]本出願は、その内容全体が参照により本明細書に明確に組み込まれる、２０１３年８月７日に出願された、同一出願人が所有する米国非仮特許出願第１３／９６１，８５２号の優先権を主張する。

[0002]本開示は、無線周波数（ＲＦ）回路のためのアナログスイッチに関する。

[0003]最先端のワイヤレスデバイスは、通常、複数の周波数帯域および動作モードのための無線処理をサポートするように設計される。たとえば、単一のスマートフォンが、ワイドエリアネットワーク（ＷＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、および／またはＢｌｕｅｔｏｏｔｈ（登録商標）などの他の無線周波数（ＲＦ）通信リンクなどに接続する必要があり得る。この機能に適応するために、帯域およびモードの各々について回路の間で１つまたは複数のアンテナを共有するために、複数のスイッチ（たとえば、直列スイッチおよび／またはシャントスイッチ）が通常設けられる。

[0004]いくつかのシナリオでは、そのような複数のスイッチの両端間の（たとえば、送信またはＴＸ信号経路によって生成される高電力電圧による）大振幅電圧の存在が、デバイスによる所望の信号の正確な送信および受信に干渉することがある非線形ひずみを望ましくなくもたらし得る。スイッチ線形性を改善するための従来技術は、対応するスイッチをオフにすることが望まれるとき、スイッチトランジスタのゲートバイアス電圧と基板バイアス電圧の両方を、予想される大振幅電圧よりも実質的に負になるように設定することを含む。理想的には、そのような負バイアス電圧が与えられることの結果として電流がスイッチ中を流れるべきではない。しかしながら、実際には、それにもかかわらず、望ましくない漏れ電流が、たとえば、トランジスタ基板中を流れ得る。

[0005]したがって、従来技術の欠点がない複数のスイッチの線形性を改善するための有効な技法を提供することが望ましいであろう。

[0006]本開示の技法が実装され得る従来技術のワイヤレス通信デバイスの設計のブロック図。 [0007]複数のスイッチを利用するＲＦフロントエンドの従来技術の実装形態を示す図。 [0008]シャントスイッチの従来技術の回路実装形態を示す図。 [0009]入力信号電力に対する基板バイアス電圧の依存性をさらに示す図。入力信号電力に対する漏れ電流の依存性をさらに示す図。 [0010]上述の問題に対処するために負整流器が利用される、本開示の例示的な実施形態を示す図。 [0011]特定の利得要素と負ダイオード整流器とを組み込んだ本開示の例示的な実施形態を示す図。 [0012]負ダイオード整流器の例示的な実施形態を示す図。 [0013]負ダイオード整流器の入力波形と出力波形との間の関係を示す例示的な波形を示す図。 [0014]特定の利得要素と負電圧２倍化整流器とを組み込んだ本開示の代替の例示的な実施形態を示す図。 [0015]負電圧２倍化整流器の例示的な実施形態を示す図。 [0016]閉ループ技法が採用される、本開示の代替の例示的な実施形態を示す図。 [0017]例示的な比較回路を組み込んだ閉ループ技法の例示的な実施形態を示す図。 [0018]本開示による方法の例示的な実施形態を示す図。 [0019]負整流器の出力電圧が基板バイアス電圧に直接結合された、本開示の代替の例示的な実施形態を示す図。

[0020]添付の図面を参照しながら本開示の様々な態様について以下でより十分に説明する。ただし、本開示は、多くの異なる形態で実施され得、本開示全体にわたって提示する任意の特定の構造または機能に限定されるものと解釈すべきではない。むしろ、これらの態様は、本開示が周到で完全になり、本開示の範囲を当業者に十分に伝えるように与えられる。本明細書の教示に基づいて、本開示の範囲は、本開示の他の態様とは無関係に実装されるにせよ、本開示の他の態様と組み合わされるにせよ、本明細書で開示する本開示のいかなる態様をもカバーするものであることを、当業者は諒解されたい。たとえば、本明細書に記載する態様をいくつ使用しても、装置は実装され得、または方法は実施され得る。さらに、本開示の範囲は、本明細書に記載する本開示の様々な態様に加えてまたはそれらの態様以外に、他の構造、機能、または構造および機能を使用して実施されるそのような装置または方法をカバーするものとする。本明細書で開示する本開示のいずれの態様も、請求項の１つまたは複数の要素によって実施され得ることを理解されたい。

[0021]添付の図面に関して以下に記載する発明を実施するための形態は、本発明の例示的な態様を説明するものであり、本発明が実施され得る例示的な様態のみを表すものではない。この明細書全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な態様よりも好ましいまたは有利であると解釈されるべきではない。発明を実施するための形態は、本発明の例示的な態様の完全な理解を与える目的で具体的な詳細を含む。本発明の例示的な態様はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、本明細書で提示する例示的な態様の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。本明細書および特許請求の範囲において、「モジュール」および「ブロック」という用語は、説明する動作を実行するように構成されたエンティティを示すために互換的に使用され得る。

[0022]図１に、本開示の技法が実装され得る従来技術のワイヤレス通信デバイス１００の設計のブロック図を示す。図１に、例示的なトランシーバ設計を示す。概して、送信機および受信機における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータなどの１つまたは複数の段によって実行され得る。これらの回路ブロックは、図１に示す構成とは異なって構成され得る。さらに、図１に示されていない他の回路ブロックも送信機および受信機において信号を調整するために使用され得る。別段に記載されていない限り、図１、または図面中の他の図中のいかなる信号もシングルエンドまたは差動のいずれかであり得る。また、図１中のいくつかの回路ブロックが省略され得る。

[0023]図１に示された設計では、ワイヤレスデバイス１００はトランシーバ１２０とデータプロセッサ１１０とを含む。データプロセッサ１１０は、データとプログラムコードとを記憶するためのメモリ（図示せず）を含み得る。トランシーバ１２０は、双方向通信をサポートする送信機１３０と受信機１５０とを含む。概して、ワイヤレスデバイス１００は、任意の数の通信システムと周波数帯域とのための任意の数の送信機および／または受信機を含み得る。トランシーバ１２０の全部または一部分が、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上に実装され得る。

[0024]送信機または受信機は、スーパーヘテロダインアーキテクチャまたは直接変換アーキテクチャを用いて実装され得る。スーパーヘテロダインアーキテクチャでは、信号が、複数の段において無線周波数（ＲＦ）とベースバンドとの間で、たとえば、ある段ではＲＦから中間周波数（ＩＦ）に、次いで受信機のための別の段ではＩＦからベースバンドに、周波数変換される。直接変換アーキテクチャでは、信号が１つの段においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャおよび直接変換アーキテクチャは、異なる回路ブロックを使用し、および／または異なる要件を有し得る。図１に示された設計では、送信機１３０および受信機１５０は、直接変換アーキテクチャを用いて実装される。

[0025]送信経路では、データプロセッサ１１０は、送信されるべきデータを処理し、送信機１３０にＩおよびＱアナログ出力信号を与える。図示の例示的な実施形態では、データプロセッサ１１０は、データプロセッサ１１０によって生成されたデジタル信号をさらなる処理のためにＩおよびＱアナログ出力信号、たとえば、ＩおよびＱ出力電流に変換するためのデジタルアナログ変換器（ＤＡＣ）１１４ａおよび１１４ｂを含む。

[0026]送信機１３０内で、ローパスフィルタ１３２ａおよび１３２ｂは、前のデジタルアナログ変換によって生じた望ましくないイメージを除去するために、それぞれ、ＩおよびＱアナログ出力信号をフィルタ処理する。増幅器（Ａｍｐ）１３４ａおよび１３４ｂは、それぞれ、ローパスフィルタ１３２ａおよび１３２ｂからの信号を増幅し、ＩおよびＱベースバンド信号を与える。アップコンバータ１４０が、送信（ＴＸ）局部発振（ＬＯ）信号生成器１９０からのＩおよびＱＴＸＬＯ信号を用いてＩおよびＱベースバンド信号をアップコンバートし、アップコンバートされた信号を与える。フィルタ１４２は、周波数アップコンバージョンによって生じた望ましくないイメージならびに受信周波数帯域中の雑音を除去するために、アップコンバートされた信号をフィルタ処理する。電力増幅器（ＰＡ）１４４は、所望の出力電力レベルを取得するためにフィルタ１４２からの信号を増幅し、送信ＲＦ信号を与える。送信ＲＦ信号は、デュプレクサまたはスイッチ１４６を通してルーティングされ、アンテナ１４８を介して送信される。

[0027]受信経路では、アンテナ１４８は、基地局によって送信された信号を受信し、受信ＲＦ信号を与え、受信ＲＦ信号は、デュプレクサまたはスイッチ１４６を通してルーティングされ、低雑音増幅器（ＬＮＡ）１５２に与えられる。デュプレクサ１４６は、ＲＸ信号がＴＸ信号から分離されるように、特定のＲＸーＴＸデュプレクサ周波数分離を用いて動作するように設計される。受信ＲＦ信号は、ＬＮＡ１５２によって増幅され、所望のＲＦ入力信号を取得するためにフィルタ１５４によってフィルタ処理される。ダウンコンバージョンミキサ１６１ａおよび１６１ｂは、ＩおよびＱベースバンド信号を生成するために、フィルタ１５４の出力を、受信（ＲＸ）ＬＯ信号生成器１８０からのＩおよびＱＲＸＬＯ信号（すなわち、ＬＯ＿ＩおよびＬＯ＿Ｑ）と混合する。ＩおよびＱベースバンド信号は、データプロセッサ１１０に与えられるＩおよびＱアナログ入力信号を取得するために、増幅器１６２ａおよび１６２ｂによって増幅され、ローパスフィルタ１６４ａおよび１６４ｂによってさらにフィルタ処理される。図示の例示的な実施形態では、データプロセッサ１１０は、アナログ入力信号を、データプロセッサ１１０によってさらに処理されるべきデジタル信号に変換するためのアナログデジタル変換器（ＡＤＣ）１１６ａおよび１１６ｂを含む。

[0028]図１では、ＴＸＬＯ信号生成器１９０は、周波数アップコンバージョンのために使用されるＩおよびＱＴＸＬＯ信号を生成し、ＲＸＬＯ信号生成器１８０は、周波数ダウンコンバージョンのために使用されるＩおよびＱＲＸＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数をもつ周期信号である。ＰＬＬ１９２は、データプロセッサ１１０からタイミング情報を受信し、ＬＯ信号生成器１９０からのＴＸＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。同様に、ＰＬＬ１８２は、データプロセッサ１１０からタイミング情報を受信し、ＬＯ信号生成器１８０からのＲＸＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。

[0029]最先端のワイヤレスデバイスは、通常、複数の周波数帯域および／または動作モードのための無線処理をサポートするように設計される。そのような機能をサポートするために、帯域およびモードの各々について回路の間で１つまたは複数のアンテナを共有するために、複数のスイッチ（たとえば、直列スイッチおよび／またはシャントスイッチ）が通常設けられる。図２に、複数のスイッチを利用するＲＦフロントエンド２００の従来技術の実装形態を示す。図２は、説明の目的で示したものにすぎず、本開示の範囲を本明細書で開示する技法の特定の適用例に限定するものではないことに留意されたい。

[0030]図２では、アンテナ１４８は、それぞれ、対応するＲＦスイッチ２１０．１〜２１０．Ｍを介して、複数Ｍ個の送信／受信（ＴＸ／ＲＸ）信号経路２０１．１〜２０１．Ｍに結合される。特に、電圧Ｖｉｎはアンテナ１４８の入力／出力端子に存在し、電圧Ｖ１〜ＶＭは、それぞれ、信号経路２０１．１〜２０１．Ｍの各々の入力／出力端子に存在する。信号経路２０１．１〜２０１．Ｍの各々は、別個の周波数帯域を処理するように設計され得、たとえば、信号経路２０１．１はバンド１信号を処理し得、信号経路２０１．ｍはバンドｍ信号を処理し得る（ここおいて、ｍは１からＭまでの整数インデックスである）などである。アクティブ処理のための一意の周波数帯域バンドｍを選択するために、スイッチ２１０．ｍは閉じられ得、他のスイッチ（たとえば、２１０．ｍを除く２１０．１〜２１０．Ｍ）は開かれ得る。このようにして、バンドｍに関連する信号経路２０１．ｍは、対応するスイッチ２１０．ｍを介してアンテナ１４８に選択的に結合され得、他の（非アクティブ）信号経路（たとえば、２０１．ｍを除く回路２０１．１〜２０１．Ｍ）はアンテナ１４８から分離され得る。

[0031]アクティブ信号経路２０１．ｍと他の非アクティブ信号経路との間の追加の分離を与えるために、Ｖｍを除く対応する電圧Ｖ１〜ＶＭを接地に選択的に結合するために、２２０．ｍを除くシャントスイッチ２２０．１〜２２０．Ｍがさらに設けられる。特に、信号経路２１０．ｍがアクティブであるとき、スイッチ２２０．ｍは開かれ得、他のスイッチ（たとえば、２２０．ｍを除く２２０．１〜２２０．Ｍ）は閉じられ得る。このようにして、非アクティブ信号経路（たとえば、Ｖｍを除くＶ１〜ＶＭ）に関連する電圧は、信号経路２０１．ｍがアクティブであるとき、接地される。

[0032]図３に、シャントスイッチ２２０．ｍの従来技術の回路実装形態２２０．ｍ．１を示す。図３は、説明の目的で示したものにすぎず、本開示の範囲を本明細書で開示する技法の特定の適用例に限定するものではないことに留意されたい。さらに、図示された信号、たとえば、電圧ＶＣおよび電流Ｉ＿Ｒ３の極性は、概して、図３に与えられた例とは異なって選定され得ることに留意されたい。以下の説明は、図３に示された回路と同様であるが、信号極性のために採用された異なる規約をもつ回路に容易に適用され得ることを当業者は諒解されよう。

[0033]特定の実装形態２２０．ｍ．１がシャントスイッチ２２０．ｍのために図３に示されているが、スイッチ２２０．１〜２２０．Ｍのいずれも、シャントスイッチ２２０．ｍ．１のために示されたアーキテクチャと同じアーキテクチャを採用し得ることが諒解されよう。さらに、例示的な電圧および波形がシャントスイッチ２２０．ｍ．１のトランジスタ３３０．１のために与えられ、説明され得るが、同様の原理が、図示された他のトランジスタ、たとえば、トランジスタ３３０．２〜３３０．Ｎに、および他のスイッチの他のトランジスタ（図示せず）に当てはまることが諒解されよう。

[0034]図３では、直列スイッチ２１０．ｍは閉じられており、シャントスイッチ２２０．ｍの例示的な実装形態２２０．ｍ．１は、アクティブ処理のための信号経路２０１．ｍを選択するために有効に開かれている。特に、シャントスイッチ２２０．ｍ．１は、互いに直列に積層された複数Ｎ個のトランジスタ３３０．１〜３３０．Ｎを含む。第１のバイアス電圧ＶＢ１は、抵抗器Ｒ０を介して、それぞれの抵抗器Ｒ１．１〜Ｒ１．Ｎを介してトランジスタ３３０．１〜３３０．Ｎのゲートに結合される。第２のバイアス電圧ＶＢ２は、（本明細書では「第１の抵抗器」としても示される）抵抗器Ｒ３を介して、それぞれの抵抗器Ｒ２．１〜Ｒ２．Ｎを介してトランジスタ３３０．１〜３３０．Ｎの基板に結合される。

[0035]シャントスイッチ２２０．ｍ．１を有効に開くために、バイアス電圧ＶＢ１およびＶＢ２は、たとえば、対応するトランジスタのドレインおよびソースに存在する電圧よりも実質的に負になるように設定され得る。たとえば、シャントスイッチ２２０．ｍ．１のトランジスタ３３０．１〜３３０．Ｎは、ゲートバイアス電圧ＶＢ１と基板バイアスＶＢ２の両方を実質的に負の電圧、たとえば、−２．７Ｖになるように設定することによって理想的にオフにされ得る。したがって、電流は、シャントスイッチ２２０．ｍ．１中を、たとえば、Ｖｍから接地にほとんどまたはまったく流れないはずである。

[0036]しかしながら、実際には、負バイアス電圧が印加されたときでも、場合によっては高い電力入力信号、たとえば、Ｖｍにおける大きい電圧スイングの存在により、望ましくないリーク電流がシャントスイッチ２２０．ｍ．１中を流れ得る。特に、（たとえば、Ｖｍにおける高入力電力による）トランジスタ３３０．１〜３３０．Ｎのいずれかの（図３に電圧降下ＶＡ−ＶＢとして例示的に示された）ドレイン基板間接合、またはソース基板間接合の両端間に確立された大きい負電位により、関連するドレイン基板間接合ダイオードＤ１またはソース基板間接合ダイオードＤ２が、それぞれ、望ましくなくより少なく負にバイアスされることになり得る。これにより、関連するダイオード電流Ｉ＿Ｄ１、Ｉ＿Ｄ２などが無視できなくなることになり得る。これらの効果から、図３に関して本明細書ではＩｌｅａｋとしても示される、トランジスタ３３０．１の基板を通る総リーク電流が、たとえば、Ｉ＿Ｄ１、Ｉ＿Ｄ２など、基板に存在する接合ダイオードを通るすべての電流の組合せに帰属され得ることがわかるであろう。

[0037]したがって、Ｉｌｅａｋが大きいとき、トランジスタ３３０．１の基板に印加された実効電圧ＶＢは、相応して量Ｖｌｅａｋだけより少なく負にされる（ここにおいて、ＶｌｅａｋはＩｌｅａｋ・Ｒ２．１に等しい）。これは基板上の逆方向バイアスの量を低減する。この効果がすべてのトランジスタ３３０．２〜３３０．Ｎ中に存在するので、シャントスイッチ２２０．ｍ．１の線形性は、したがって、Ｖｍにおける大きい負の電圧スイングによって悪影響を及ぼされ得る。

[0038]図４および図５に、入力信号電力に対する基板バイアス電圧および漏れ電流の依存性をさらに示す。図４および図５は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の信号波形に限定するものではないことに留意されたい。

[0039]図４では、シャントスイッチ（たとえば、図３における電圧Ｖｍに対応するシャントスイッチ）への入力信号の入力電力（Ｐｉｎ）がグラフの水平軸上にプロットされており、バイアス電圧ＶＣが垂直軸上にプロットされている。低い信号電力、たとえば、Ｐｉｎ＜Ｐｉｎ１において、ＶＣは第１のレベルＶＣ１にあることが諒解されよう。図５に、Ｐｉｎ１およびＶＣ１に対応する抵抗器Ｒ３を通る電流Ｉ＿Ｒ３の第１のレベルＩ１を示す。

[0040]比較のために、Ｐｉｎ１よりも大きい第２の入力電力Ｐｉｎ２に対応するＶＣおよびＩ＿Ｒ３も図４および図５に示されている。特に、より高い信号電力Ｐｉｎ２＞Ｐｉｎ１により、ＶＣがＶＣ１からより少なく負の値ＶＣ２、すなわち、ＶＣ２＞ＶＣ１にシフトし、Ｉ＿Ｒ３がＩ１からより大きい値Ｉ２にシフトすることになる。したがって、より高い入力電力Ｐｉｎ２は、たとえば、図３においてＩ＿Ｒ３によって定量化されるように、トランジスタの基板中を流れる漏れ電流の量（の振幅）を概して増加させ、これにより、また、（たとえば、図示された抵抗素子の両端間のオーミックＩ−Ｒドロップにより）バイアス電圧ＶＣがより少なく負になることになる。

[0041]上記の説明から、シャントスイッチの両端間の大きい振幅Ｖｍが、振幅依存（または等価的に、入力電力レベル依存）漏れ電流を望ましくなく生じ得、それにより、信号電圧における非線形ひずみを生成することが諒解されよう。したがって、シャントスイッチの線形性を改善するための有効な技法を提供することが望ましいであろう。

[0042]図６に、上述の問題に対処するために負整流器６３０が利用される、本開示の例示的な実施形態６００を示す。図６は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の例示的な実施形態に限定するものではないことに留意されたい。

[0043]図６では、Ｖｍに比例する（本明細書では「利得電圧」としても示される）出力電圧ＶＲＩＮを生成するために、利得αを有する利得要素６１０が入力において電圧Ｖｍに結合される。ＶＲＩＮは、（本明細書では「整流電圧」としても示される）出力電圧ＶＲＯＵＴを生成するためにＶＲＩＮの負部分を整流する負整流器６３０に結合される。ＶＲＯＵＴは、（本明細書では「第２の抵抗器」としても示される）抵抗器Ｒ６を介して、電圧ＶＣをサポートするノード６１０ａに結合される。このようにして、ＶＲＯＵＴに起因する電圧成分は、ＶＣを生成するために、ＶＢ２に起因するバイアス電圧成分上に重畳されることになる。例示的な実施形態では、ＶＢ２は、たとえば、チャージポンプによって生成され得る。ＶＲＯＵＴは負であることが予想されるので、ＶＣは、トランジスタ３３０．１〜３３０．Ｎの基板をバイアスするためにＶＢ２のみが与えられる場合よりも負にされることになる。したがって、より負のバイアス電圧が基板に印加されるので、シャントスイッチ６２０．ｍの線形性は、図４〜図５に関する本明細書の上記説明に照らして改善され得る。

[0044]負整流器６３０の負整流機能を実装するための様々な技法が当技術分野で知られていることを当業者は諒解されよう。たとえば、負ダイオード整流器または負電圧２倍化整流器などが、たとえば、図８および図１１に関して以下で説明するように使用され得る。

[0045]たとえば、利得αが１に設定される（図６に示されていない）代替の例示的な実施形態では、利得要素６１０は省略され得、代わりに、負整流器６３０が電圧Ｖｍに直接結合され得る。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。

[0046]図７に、特定の利得要素６１０．１と負ダイオード整流器６３０．１とを組み込んだ本開示の例示的な実施形態６００．１を示す。図７は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の例示的な実施形態に限定するものではないことに留意されたい。

[0047]図７には、利得要素６１０の例示的な実施形態６１０．１が示されている。利得要素６１０．１は抵抗器ＲＤ１、ＲＤ２を含み、ここにおいて、ＲＤ１は静的抵抗であり得、ＲＤ２は可変抵抗であり得る。電圧Ｖｍは、ＲＤ１およびＲＤ２の直列結合によって形成された抵抗分割器の両端間でドロップされ、利得要素６１０．１の出力電圧ＶＲＩＮは、抵抗分割器によって定義された比に基づいて生成される。ＶＲＩＮは、負整流器６３０の特定の例示的な実施形態である負ダイオード整流器６３０．１の入力に与えられる。

[0048]代替の例示的な実施形態（図示せず）では、上記で説明した可変電圧分割機能を達成するために、ＲＤ１は容易に可変にされ得、ＲＤ２は静的にされ得ることに留意されたい。代替の例示的な実施形態は、上記で説明した利得要素６１０を実装するために、抵抗分割器ではなく、またはそれとともに、たとえば、容量分割器（capacitive dividers）を採用し得る。さらに、利得要素６１０を実装するために、アクティブ利得要素（図示せず）、たとえば、増幅器がさらにまたは代替的に設けられ得る。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。

[0049]利得要素６１０．１では、ＶＲＩＮを０に有効に設定することによって、望まれるときに負整流器６３０．１を無効にするために、ゲート電圧ＳＤをもつ随意の制御トランジスタ７０２がさらに設けられ得ることに留意されたい。

[0050]図８に、負ダイオード整流器６３０．１の例示的な実施形態６３０．１．１を示す。図８は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の例示的な実施形態に限定するものではないことに留意されたい。

[0051]図８では、負ダイオード整流器６３０．１．１は、ダイオードＤＲと、キャパシタＣと、抵抗器ＲＬとを内蔵する。ダイオードＤＲは、ＶＲＩＮがＶＲＯＵＴよりも負であるとき、順方向バイアスされるように構成される。図９に、負ダイオード整流器６３０．１．１の入力波形ＶＲＩＮと出力波形ＶＲＯＵＴとの間の関係を示すプロット９００における例示的な波形を示す。図９は、説明の目的で示したものにすぎず、本開示の範囲を、本明細書中で示す特定の例示的な波形に限定するものではないことに留意されたい。

[0052]例示的な実施形態６３０．１．１は本開示の範囲を半波整流器に限定するものではないことに留意されたい。本開示の技法は、全波整流器にも適応するように容易に適合され得ることが諒解されよう。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。

[0053]図１０に、特定の利得要素６１０．１と負電圧２倍化整流器６３０．２とを組み込んだ本開示の代替の例示的な実施形態６００．２を示す。図１０は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の例示的な実施形態に限定するものではないことに留意されたい。

[0054]図１０では、負電圧２倍化整流器６３０．２は、負整流器６３０の代替の特定の例示的な実施形態として設けられる。たとえば、負ダイオード整流器６３０．１に勝る負電圧２倍化整流器６３０．２の利点は、負電圧２倍化整流器６３０．２が負ダイオード整流器６３０．１よりも負の出力電圧を生成することができることであることが諒解されよう。このようにして、本開示の原理に従って、対応するシャントスイッチをより完全にオフにするために、なお一層負の基板バイアス電圧がトランジスタに与えられ得る。

[0055]図１１に、負電圧２倍化整流器６３０．２の例示的な実施形態６３０．２．１を示す。図１１における負電圧２倍化整流器回路６３０．２．１の動作原理は、当業者にとって明らかであり、以下でさらに説明しないことに留意されたい。

[0056]負整流器６３０のいくつかの例示的な実施形態について図８および図１１に関して上記で説明してきたが、負整流器を実装するための代替技法が、上記で開示した技法に照らして当業者にとって明らかになることが諒解されよう。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。

[0057]図１２に、基板バイアス電圧を制御するために閉ループ技法が採用される、本開示の代替の例示的な実施形態１２００を示す。図１２は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の例示的な実施形態に限定するものではないことに留意されたい。

[0058]図１２では、比較回路１２１０は、出力制御電圧ＶＣｏｎｔｒｏｌとして差分の増幅されたバージョンを生成するために、入力電圧ＶＣを基準電圧Ｖｒｅｆと比較する。ＶＣｏｎｔｒｏｌは、Ｖｍに適用されるスケーリングファクタ（α）を調整するために利得要素６１０に与えられる。このようにして、負整流器６３０の出力は、一定の基板バイアス電圧ＶＣを、たとえば、Ｖｒｅｆにほぼ等しく維持するために継続的に調整され、これによりシャントスイッチの全体的線形性が改善する。たとえば、開ループ実装形態に勝る閉ループ実装形態の利点は、本体電圧が、したがって、たとえば、プロセス、温度、および電圧スイングの変動にわたって一定に保持され得ることであることが諒解されよう。

[0059]例示的な実施形態では、Ｖｒｅｆが線形性および信頼性制約に基づいて設定され得ることが諒解されよう。代替の例示的な実施形態では、閉ループパラメータの検知および調整を実行するために他のパラメータが使用され得る。たとえば、図１３において、たとえば、ノード６１０ａとＶＣとの間に直列に、（図１３に示されていない）１つまたは複数の追加または代替の検知抵抗器が設けられ得、そのような（１つまたは複数の）検知抵抗器の両端間の電圧が一定に保たれるように、閉ループフィードバックが構成され得る。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。

[0060]図１３に、例示的な比較回路１２１０．１を組み込んだ閉ループ技法１２００の例示的な実施形態１２００．１を示す。図１３は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の比較回路に限定するものではないことに留意されたい。

[0061]図１３では、比較回路１２１０．１は、ＶＣに結合されたローパスフィルタ（ＬＰＦ）１３１０を含む。ＬＰＦ１３１０の出力は、抵抗器Ｒａを介して演算増幅器（オペアンプ）１３２２の入力に結合される。基準電圧Ｖｒｅｆは、フィードバックブロック１３２１をも備える、オペアンプ１３２２の別の入力に結合される。オペアンプ１３２２の出力電圧は、前に図１２に関して上記で説明した比較器出力ＶＣｏｎｔｒｏｌとして与えられる。ＶＣのローパスフィルタ処理されたバージョンは、基準電圧Ｖｒｅｆにほぼ等しくなるようにフィードバックループ１３２１によって駆動されることになることが諒解されよう。

[0062]図１４に、本開示による方法１４００の例示的な実施形態を示す。図１４は、説明の目的で示したものにすぎず、本開示の範囲を図示の方法の特定の例示的な実施形態に限定するものではないことに留意されたい。

[0063]図１４では、ブロック１４１０において、トランジスタのドレインソース間電圧に比例する利得電圧を生成する。

[0064]ブロック１４２０において、整流電圧を生成するために、利得電圧の負部分を整流する。

[0065]ブロック１４３０において、整流電圧をトランジスタの基板に結合する。

[0066]図１５に、負整流器６３０の出力電圧ＶＲＯＵＴが基板バイアス電圧ＶＣに直接結合された、本開示の代替の例示的な実施形態を示す。さらに、Ｖｍは、ＶＲＩＮとして負整流器６３０に直接結合される。したがって、負整流器６３０は、整流された出力電圧ＶＲＯＵＴを生成するためにＲＦ入力電圧Ｖｍを直接整流することが諒解されよう。さらに、ＶＲＯＵＴは、たとえば、別々に生成されたバイアス電圧上にさらに重畳されることなしに、Ｒ６を介して基板バイアス電圧ＶＣに直接結合される。

[0067]本明細書および特許請求の範囲において、ある要素が別の要素に「接続」または「結合」されていると言及されるとき、その要素はその別の要素に直接接続または結合され得るか、あるいは介在要素が存在し得ることを理解されよう。対照的に、ある要素が別の要素に「直接接続」または「直接結合」されていると言及されるとき、介在要素は存在しない。さらに、ある要素が別の要素に「電気的に結合」されていると言及されるとき、それは、そのような要素間に低抵抗の経路が存在することを示し、ある要素が別の要素に単に「結合」されていると言及されるとき、そのような要素間に低抵抗の経路があることもないこともある。

[0068]情報および信号は多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。

[0069]さらに、本明細書で開示する例示的な態様に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課せられた設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な態様の範囲からの逸脱を生じるものと解釈されるべきではない。

[0070]本明細書で開示した例示的な態様に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、計算デバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。

[0071]本明細書で開示する例示的な態様に関して説明した方法またはアルゴリズムのステップは、ハードウェアで直接実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体はＡＳＩＣ中に存在し得る。ＡＳＩＣはユーザ端末中に存在し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別構成要素として存在し得る。

[0072]１つまたは複数の例示的な態様では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、およびＢｌｕ−Ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。

[0073]開示した例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。

[0073]開示した例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
基板を備えるトランジスタと、
前記トランジスタのドレインソース間電圧に関係する電圧の負部分を整流するように構成された負整流器と、ここで、前記基板が前記負整流器の出力に結合された、
を備える装置。
［Ｃ２］
前記トランジスタの前記ドレインソース間電圧に比例する利得電圧として、前記トランジスタの前記ドレインソース間電圧に関係する前記電圧を生成するように構成された利得要素をさらに備える、Ｃ１に記載の装置。
［Ｃ３］
前記基板が第１の抵抗器を介して一定バイアス電圧にさらに結合され、前記基板が第２の抵抗器を介して前記負整流器の前記出力に結合された、Ｃ１に記載の装置。
［Ｃ４］
前記利得要素が直列抵抗分割器を備え、ここにおいて、前記抵抗分割器の少なくとも１つの抵抗器が調節可能抵抗を有する、Ｃ２に記載の装置。
［Ｃ５］
前記トランジスタの前記基板バイアス電圧が基準電圧にほぼ等しくなるように前記利得要素の利得を調節するための閉ループ回路
をさらに備える、Ｃ２に記載の装置。
［Ｃ６］
前記閉ループ回路が、
前記基板バイアス電圧に結合されたローパスフィルタと、
前記ローパスフィルタの出力に結合された第１の入力と、前記基準電圧に結合された第２の入力とを有するオペアンプ回路と、ここにおいて、前記オペアンプ回路の出力が前記調節可能抵抗に結合された、
を備える、Ｃ５に記載の装置。
［Ｃ７］
前記利得要素が容量分割器を備える、Ｃ２に記載の装置。
［Ｃ８］
前記負整流器が負ダイオード整流器を備える、Ｃ１に記載の装置。
［Ｃ９］
前記負ダイオード整流器が負電圧ダブラを備える、Ｃ８に記載の装置。
［Ｃ１０］
基板を備える前記トランジスタと直列に結合された複数のトランジスタをさらに備え、ここにおいて、前記複数のトランジスタの各々が、前記負整流器の前記出力に結合された基板を備える、Ｃ１に記載の装置。
［Ｃ１１］
前記複数のトランジスタのゲートが負バイアス電圧に結合された、Ｃ１０に記載の装置。
［Ｃ１２］
装置であって、
整流電圧を生成するためにトランジスタのドレインソース間電圧に関係する電圧の負部分を整流するための手段と、
前記整流電圧を前記トランジスタの前記基板に結合するための手段と
を備える装置。
［Ｃ１３］
前記トランジスタの前記ドレインソース間電圧に比例する電圧として、前記トランジスタの前記ドレインソース間電圧に関係する前記電圧を生成するための手段をさらに備える、Ｃ１２に記載の装置。
［Ｃ１４］
一定の整流電圧を維持するために前記ドレインソース間電圧に比例する前記電圧を調節するための手段をさらに備える、Ｃ１３に記載の装置。
［Ｃ１５］
前記負部分を整流するための前記手段が、前記ドレインソース間電圧に関係する前記電圧を負電圧ダブラに結合するための手段を備える、Ｃ１３に記載の装置。
［Ｃ１６］
整流するための前記手段が負ダイオード整流器を備える、Ｃ１５に記載の装置。
［Ｃ１７］
方法であって、
整流電圧を生成するためにトランジスタのドレインソース間電圧に関係する電圧の負部分を整流することと、
前記整流電圧を前記トランジスタの前記基板に結合することと
を備える方法。
［Ｃ１８］
前記トランジスタの前記ドレインソース間電圧に比例する電圧として、前記トランジスタの前記ドレインソース間電圧に関係する前記電圧を生成することをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
第１の抵抗器を介して前記トランジスタの前記基板を一定バイアス電圧に結合することをさらに備え、前記整流電圧を前記結合することが、第２の抵抗器を介して前記整流電圧を前記基板に結合することを備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記負部分を前記整流することが、前記ドレインソース間電圧に関係する前記電圧を負電圧ダブラに結合することを備える、Ｃ１７に記載の方法。

Claims

装置であって、
基板を備えるトランジスタと、
前記トランジスタのドレインソース間電圧に関係する電圧の負部分を整流するように構成された負整流器と、ここで、前記基板が前記負整流器の出力に結合された、
を備える装置。
前記トランジスタの前記ドレインソース間電圧に比例する利得電圧として、前記トランジスタの前記ドレインソース間電圧に関係する前記電圧を生成するように構成された利得要素をさらに備える、請求項１に記載の装置。
前記基板が第１の抵抗器を介して一定バイアス電圧にさらに結合され、前記基板が第２の抵抗器を介して前記負整流器の前記出力に結合された、請求項１に記載の装置。
前記利得要素が直列抵抗分割器を備え、ここにおいて、前記抵抗分割器の少なくとも１つの抵抗器が調節可能抵抗を有する、請求項２に記載の装置。
前記トランジスタの前記基板バイアス電圧が基準電圧にほぼ等しくなるように前記利得要素の利得を調節するための閉ループ回路
をさらに備える、請求項２に記載の装置。
前記閉ループ回路が、
前記基板バイアス電圧に結合されたローパスフィルタと、
前記ローパスフィルタの出力に結合された第１の入力と、前記基準電圧に結合された第２の入力とを有するオペアンプ回路と、ここにおいて、前記オペアンプ回路の出力が前記調節可能抵抗に結合された、
を備える、請求項５に記載の装置。
前記利得要素が容量分割器を備える、請求項２に記載の装置。
前記負整流器が負ダイオード整流器を備える、請求項１に記載の装置。
前記負ダイオード整流器が負電圧ダブラを備える、請求項８に記載の装置。
基板を備える前記トランジスタと直列に結合された複数のトランジスタをさらに備え、ここにおいて、前記複数のトランジスタの各々が、前記負整流器の前記出力に結合された基板を備える、請求項１に記載の装置。
前記複数のトランジスタのゲートが負バイアス電圧に結合された、請求項１０に記載の装置。
装置であって、
整流電圧を生成するためにトランジスタのドレインソース間電圧に関係する電圧の負部分を整流するための手段と、
前記整流電圧を前記トランジスタの前記基板に結合するための手段と
を備える装置。
前記トランジスタの前記ドレインソース間電圧に比例する電圧として、前記トランジスタの前記ドレインソース間電圧に関係する前記電圧を生成するための手段をさらに備える、請求項１２に記載の装置。
一定の整流電圧を維持するために前記ドレインソース間電圧に比例する前記電圧を調節するための手段をさらに備える、請求項１３に記載の装置。
前記負部分を整流するための前記手段が、前記ドレインソース間電圧に関係する前記電圧を負電圧ダブラに結合するための手段を備える、請求項１３に記載の装置。
整流するための前記手段が負ダイオード整流器を備える、請求項１５に記載の装置。
方法であって、
整流電圧を生成するためにトランジスタのドレインソース間電圧に関係する電圧の負部分を整流することと、
前記整流電圧を前記トランジスタの前記基板に結合することと
を備える方法。
前記トランジスタの前記ドレインソース間電圧に比例する電圧として、前記トランジスタの前記ドレインソース間電圧に関係する前記電圧を生成することをさらに備える、請求項１７に記載の方法。
第１の抵抗器を介して前記トランジスタの前記基板を一定バイアス電圧に結合することをさらに備え、前記整流電圧を前記結合することが、第２の抵抗器を介して前記整流電圧を前記基板に結合することを備える、請求項１８に記載の方法。
前記負部分を前記整流することが、前記ドレインソース間電圧に関係する前記電圧を負電圧ダブラに結合することを備える、請求項１７に記載の方法。