JP3970414B2 - 半導体装置のバックバイアス発生器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、例えば3重ウェル構造のDRAM半導体装置に設けられ、伝送トランジスタとしてNMOSトランジスタを使用するバックバイアス電圧発生器に関する。
【０００２】
【従来の技術】
DRAM半導体装置には、情報を保存する手段である多数個のメモリセルと、前記メモリセルにデータを蓄積したり、前記メモリセルからデータを読出したりする動作を制御する周辺回路とが含まれる。DRAM半導体装置が動作する間に、メモリセル及び周辺回路とDRAM半導体装置の基板との間に漏れ電流が発生し得る。このような漏れ電流が発生することを防止するために、前記基板にバックバイアスを印加する。このバックバイアスを供給する手段がバックバイアス発生器である。
【０００３】
図1は、従来のDRAM半導体装置のバックバイアス発生器の回路図である。図1に示すように、従来のバックバイアス発生器5は、オシレータ11、電源電圧発生器13、NANDゲート15、ポンピングキャパシタ(Cp)、クランプトランジスタ17及び伝送トランジスタ19を具備する。伝送トランジスタ19は、PMOSトランジスタよりなる。
【０００４】
以下、バックバイアス発生器5の動作を説明する。電源電圧発生器13が電源電圧Vccを発生し始めると、オシレータ11はクロック信号を発生する。クロック信号に応答して、ポンピングキャパシタCpはネガティブポンピング電圧を発生する。ネガティブポンピング電圧は、伝送トランジスタ19を通過してバックバイアスVBBとして出力される。
【０００５】
図2は、伝送トランジスタ19が形成されたDRAM半導体装置7の断面図である。図2に示すように、DRAM半導体装置7では、P型基板21にNウェル23が形成され、Nウェル23に伝送トランジスタ19のソース25とドレイン27が形成されている。
【０００６】
ところが、DRAMメモリセルの集積度が高くなると、DRAM半導体装置のデザインルールが小さくなり、電源電圧Vccのレベルが低くなる。このため、バックバイアス発生器の電圧供給能力が不足する方向にある。従って、バックバイアス発生器の電圧供給能力を向上させるためには、図1に示す伝送トランジスタ19として用いられるPMOSトランジスタをNMOSトランジスタに変えるべきであると言える。NMOSトランジスタは、PMOSトランジスタに比べてスレショルド電圧が低く駆動能力が大きいからである。
【０００７】
図3は、伝送トランジスタ39としてNMOSトランジスタを使用したバックバイアス発生器35の回路図である。図3に示すように回路を構成する場合は、バックバイアス発生器の電圧供給能力が向上する。しかし、3重ウェル構造を有するDRAM半導体装置に図3に示す回路を適用する場合、図4に示すように、伝送トランジスタ39とP型基板21との間に、Pウェル41とNウェル23を通して漏れ電流ilが発生する。漏れ電流ilが発生する理由は、伝送トランジスタ39とP型基板21との間にPNPN構造43が形成されるからである。
【０００８】
図3及び図4を参照すると、ポンピングキャパシタCpがネガティブポンピング電圧を発生する時、該ネガティブポンピング電圧は、伝送トランジスタ39を通過できず、PNPN構造43を通じてP型基板21に抜け出るようになる。従って、図3に示すバックバイアス発生器35の電圧供給能力が低下し、バックバイアスVBBを使用するメモリセル(図示せず)には漏れ電流が発生するようになる。このような現象は、パワーアップの時に特に深刻である。メモリセルに漏れ電流が発生すると、該メモリセルが形成されるDRAM半導体装置のリフレッシュ特性が悪くなる可能性がある。また、DRAM半導体装置内のノイズによってバックバイアスレベルが不安定になると、応答時間が遅くなる場合もある。
【０００９】
【発明が解決しようとする課題】
本発明は、3重ウェル構造を有する半導体装置において、バックバイアスの供給能力が高い半導体装置のバックバイアス発生器及びバックバイアス発生方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る3重ウェル構造を有する半導体装置のバックバイアス発生器は、オシレータ、電源電圧発生器、ウェルバイアス発生器、論理ゲート、ポンピングキャパシタ及び伝送トランジスタを具備する。
【００１１】
前記オシレータはクロック信号を発生する。前記電源電圧発生器は電源電圧Vccを発生する。前記ウェルバイアスは前記クロック信号に応答して負電圧のウェルバイアスを発生する。
【００１２】
前記論理ゲートは、前記電源電圧発生器と前記オシレータに入力端が連結され、前記電源電圧発生器から出力される電源電圧Vccが所定のレベルに達するまではハイレバルの電圧を発生し、前記電源電圧Vccが所定のレベルに達した後は前記クロック信号に応答して、前記クロック信号がハイであればローレベルの電圧を発生し、前記クロック信号がローであればハイレバルの電圧を発生する。
【００１３】
前記ポンピングキャパシタは、前記論理ゲートの出力端に一端が連結され、前記論理ゲートの出力に応答してネガティブポンピング電圧を発生する。
【００１４】
前記伝送トランジスタは、前記ポンピングキャパシタの他端に第1電極が連結され、前記ウェルバイアス発生器の出力端にバルクが連結され、ゲートと第2電極が互い連結され、前記ネガティブポンピング電圧に応答して前記第2電極から負電圧のバックバイアスを発生する。
【００１５】
上記の目的を達成するため、本発明に係るバックバイアス発生方法は、オシレータ、ポンピングキャパシタ、ウェルバイアス発生器及び伝送トランジスタとしてのNMOSトランジスタを具備し、前記伝送トランジスタが3重ウェル構造よりなる半導体装置のバックバイアス発生器におけるバックバイアス発生方法において、ウェルバイアス発生段階、ネガティブポンピング電圧発生段階及びバックバイアス発生段階を含む。
【００１６】
前記ウェルバイアス発生段階では電源電圧Vccが印加されてすぐ前記ウェルバイアス発生器が負電圧のウェルバイアスを発生させて前記伝送トランジスタのバルクに印加する。
【００１７】
前記ネガティブポンピング電圧発生段階では、前記電源電圧Vccが所定のレベルに達すると、前記オシレータの出力信号に応答して前記ポンピングキャパシタがネガティブポンピング電圧を発生する。前記バックバイアス発生段階では、前記伝送トランジスタが前記バックバイアスを発生する。
【００１８】
上記の目的を達成するため、本発明に係る他の半導体装置のバックバイアス発生器は、第１及び第２電極を有し、論理レベルが交互に入れ代わる信号を前記第１電極に入力し、該信号に応答して前記第２電極にネガティブポンピング電圧を出力するポンピングキャパシタと、第１拡散層、第２拡散層及びゲートを有し、前記ポンピングキャパシタの前記第２電極に前記第１拡散層が連結され、前記第２拡散層と前記ゲートとが連結され、前記第２拡散層からバックバイアス電圧を出力するNMOSトランジスタと、前記伝送トランジスタのバルクに負電圧のウェルバイアスを供給するウェルバイアス発生器とを具備し、前記NMOSトランジスタは、P型基板に設けられたN型ウェル内のP型ウェルに形成されていることを特徴とする。
【００１９】
本発明によれば、3重ウェル構造を有する半導体装置のバックバイアス電圧の供給能力が向上する。
【００２０】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００２１】
図5に示すように、本発明の好適な実施の形態に係るバックバイアス発生器105は、オシレータ111、電源電圧発生器113、論理ゲート（例えばNANDゲート）115、ポンピングキャパシタCp1、クランプトランジスタ117、伝送トランジスタ139及びウェルバイアス発生器120を具備する。
【００２２】
オシレータ111はクロック信号を発生する。電源電圧発生器113は、図7に示すように、電源電圧Vccが所定レベルに到達するとハイになる電圧Vpを発生する。
【００２３】
論理ゲート115は、オシレータ111の出力と電源電圧発生器113の出力との論理積の反転を出力する。即ち、オシレータ111の出力と電源電圧発生器113の出力の少なくとも一方が論理ローであれば、論理ゲート115の出力は論理ハイになり、オシレータ111の出力と電源電圧発生器113の出力の双方が論理ハイであれば、論理ゲート115の出力は論理ローになる。
【００２４】
ポンピングキャパシタCp1は、論理ゲート115から出力される電圧レベルが論理ローである場合に電荷を蓄積してネガティブポンピング電圧を出力する。ポンピングキャパシタCp1の一端に論理ゲート115の出力端が連結され、ポンピングキャパシタCp1の他端に伝送トランジスタ139のドレインとクランプトランジスタ117のドレインが連結されている。
【００２５】
クランプトランジスタ117はNMOSトランジスタよりなる。このクランプトランジスタ117は、バックバイアス発生器105が動作する前に、ポンピングキャパシタCp1の電圧レベルを接地電圧Vssより、該クランプトランジスタ117のスレショルド電圧だけ高い電圧レベルに初期化する。
【００２６】
伝送トランジスタ139はNMOSトランジスタよりなる。この伝送トランジスタ139は、ポンピングキャパシタCp1から出力されるネガティブポンピング電圧をバックバイアスVBBとして出力する。
【００２７】
ウェルバイアス発生器120は、その入力端がオシレータ111の出力端に連結され、その出力端は伝送トランジスタ139のバルクとクランプトランジスタ117のバルクに共通に連結されている。このウェルバイアス発生器120は、オシレータ111からクロック信号を供給されて、伝送トランジスタ139のバルクとクランプトランジスタ117のバルクに負電圧のウェルバイアスを提供する。
【００２８】
図6に示すように、P型基板121にNウェル123が形成され、Nウェル123の内にPウェル141が形成され、Pウェル141の内に高濃度のN型不純物がドーピングされて、図5に示す伝送トランジスタ139のソース125及びドレイン127が形成されている。そして、伝送トランジスタ139のソース125とドレイン127との間にゲート電極130が形成されている。
【００２９】
伝送トランジスタ139のドレイン127、即ちノードN1には、図5に示すポンピングキャパシタCp1が連結されている。また、Pウェル141には高濃度のP型不純物がドーピングされてた領域133があり、この高濃度のP型不純物領域133にウェルバイアス発生器105の出力端、即ちノードN2が連結されている。また、Nウェル123には高濃度のN型不純物がドーピングされた領域135があり、この高濃度のN型不純物領域135に電源電圧Vccが連結されている。また、P型基板121には高濃度のP型不純物がドーピングされた領域137があり、高濃度のP型不純物領域137に接地電圧Vssが連結されている。
【００３０】
図6に示す半導体装置107において、ノードN1に負電圧が印加されると、ノードN1に連結された高濃度のN型不純物領域127とPウェル141とNウェル123との間に形成されたNPNトランジスタ145が活性化し、また、Pウェル141とNウェル123とP型基板121との間に形成されたPNPトランジスタ147が活性化する。換言すると、ノードN1に負電圧が印加されると、ポンピングキャパシタCp1から出力されるネガティブポンピング電圧は、伝送トランジスタ139を通過できず、NPNトランジスタ145とPNPトランジスタ147を通じてP型基板121に流れる。この場合、バックバイアス発生器105は、バックバイアスVBBを発生するという所期の機能を果たさないという問題が発生する。
【００３１】
このような問題点を防止するために、Pウェル141の内に高濃度のP型不純物をドーピングして高濃度のP型不純物領域133を形成し、該領域133にウェルバイアスVWBを印加する。これにより、ノードN1に負電圧が印加されても伝送トランジスタ139のソース127とPウェル141とNウェル123の間に形成されたNPNトランジスタ145に逆バイアスが印加されるので、ポンピングキャパシタCp1から出力されるネガティブポンピング電圧は、伝送トランジスタ139を通じてバックバイアスVBBとして出力される。
【００３２】
以下、図5及び図6を参照しながらバックバイアス発生器107の動作を説明する。まず、電源電圧Vccがオンされると、オシレータ111は直ちに動作してクロック信号を発生する。電源電圧Vccがオンされて所定レベルに到達するまで、即ち電圧Vpが論理ハイに変化するまでは、電源電圧発生器113の出力は論理ローであるので、論理ゲート115は論理ハイレバルの電圧を出力する。論理ゲート115の出力が論理ハイであれば、ポンピングキャパシタCp1は充電される。
【００３３】
オシレータ111が動作すると、ウェルバイアス発生器120は、オシレータ111からクロック信号を供給されてクランプトランジスタ117のバルクと伝送トランジスタ139のバルクとに負電圧のウェルバイアスVWBを供給する。
【００３４】
電源電圧Vccが上昇して所定レベルに到達すると、即ち電源電圧発生器113が論理ハイの電圧Vpを発生すると、論理ゲート115の出力はオシレータ111から出力されるクロック信号により決定される状態になる。即ち、クロック信号が論理ハイであれば論理ゲート115の出力は論理ローになり、クロック信号が論理ローであれば論理ゲート115の出力は論理ハイになる。
【００３５】
論理ゲート115の出力が論理ローになると、ノードN1は初期の接地電圧Vssからネガティブ電圧に下がる。即ち、ポンピングキャパシタCp1は、ネガティブポンピング電圧を発生する。そして、このネガティブポンピング電圧は、伝送トランジスタ139を通じてバックバイアスVBBとして出力される。
【００３６】
ポンピングキャパシタCp1が発生するネガティブポンピング電圧が発生する時、半導体装置107のPウェル141には負電圧のウェルバイアスVWBが印加された状態であるので、NPNトランジスタ145には逆方向のバイアスが印加される。従って、ポンピングキャパシタCp1が発生するネガティブポンピング電圧は、NPNトランジスタ145とPNPトランジスタ147を通じてP型基板121に漏れることはなく、伝送トランジスタ139を通過してバックバイアスVBBとして出力される。
【００３７】
図7は、図5に示すバックバイアス発生器のシミュレーション結果を示す図面である。図7に示すように、電源電圧Vccがオンされた後、該電源電圧Vccが所定レベル（例えば1.4ボルト）まで上昇すると、図5に示す電源電圧発生器113から論理ハイの電圧Vpが発生する。この時からバックバイアスVBBは漏れることなく漸進的に発生され。そして、ウェルバイアスVWBは、バックバイアスVBBが発生する前、即ち論理ハイの電圧Vpが発生する時刻よりも早い時刻T1より発生する。
【００３８】
図8は、図7にシミュレーション結果の論理ハイの電圧Vpが発生する時刻T2の前後におけるバックバイアスVBB、ウェルバイアスVWB及びノードN1の電圧181を拡大した図である。図8に示すように、論理ハイの電圧Vpが発生するまで、ノードN1の電圧181は接地電圧Vssよりもクランプトランジスタ117のスレショルド電圧だけ高い電圧を維持し、バックバイアスVBBの電圧レベルは接地電圧Vssと同一であり、ウェルバイアスVWBの電圧レベルは接地電圧Vssより若干低い負電圧（例えば、−0.2ボルト）である。そして、時刻T2になって論理ハイの電圧Vpが発生すると、ノードN1の電圧181は下降して負電圧になり、それに伴ってバックバイアスVBBも下降して負電圧になる。ここで、時刻T3において、ノードN1の電圧181及びウェルバイアスVWBの電圧レベルが瞬間的に急激に下降する現象は、図5に示すオシレータ111のクロック信号が論理ローになる時に現れる現象である。
【００３９】
図9は、ウェルバイアス発生器120の第１の構成例を示す図である。このウェルバイアス発生器120は、ダイオード185、PMOSトランジスタ183及び第1キャパシタCp2を具備する。具体的には、第1キャパシタCp2の一端は、図5に示すオシレータ111に連結され、第1キャパシタCp2の他端にダイオード185のカソードとPMOSトランジスタ183の第1電極（例えばソース）が連結されている。そして、PMOSトランジスタ183の第2電極（例えばドレイン）とゲートに共通に接地電圧Vssが印加され、ダイオード185のアノードからウェルバイアスVWBが出力される。
【００４０】
図9を参照して、第１の構成例に係るウェルバイアス発生器120の動作を説明する。初期状態で、PMOSトランジスタ183の第1電極、即ちノードN3の電圧レベルは接地電圧VssよりもPMOSトランジスタ183のスレショルド電圧だけ高い。この状態で、オシレータ111からクロック信号が入力されると、該クロック信号が論理ハイの場合は、第1キャパシタCp2には電荷が蓄積される。そして、該クロック信号が論理ローになると、ノードN3の電圧レベルは降下して負電圧になる。その結果、ウェルバイアスVWBは、ノードN3の電位よりもダイオード185の組込み電圧だけ高い負電圧になる。
【００４１】
図10は、ウェルバイアス発生器120の第２の構成例を示す図である。このウェルバイアス発生器120は、ダイオード195、2つのPMOSトランジスタ193、197及び第2キャパシタCp3を具備する。具体的には、第2キャパシタCp3の一端は、図5に示すオシレータ111に連結され、第2キャパシタCp3の他端にダイオード195のカソードとPMOSトランジスタ193の第1電極（例えばソース）及び他のPMOSトランジスタ197の第2電極（例えばドレイン）が連結されている。
【００４２】
PMOSトランジスタ193の第2電極（例えばドレイン）には、接地電圧Vssが印加され、他のPMOSトランジスタ197の第1電極（例えばソース）にはバックバイアスVBBが印加される。また、PMOSトランジスタ197の第2電極とゲートとは、互い連結されている。そして、ダイオード195のアノードからウェルバイアスVWBが出力される。
【００４３】
図10を参照して、第２の構成例に係るウェルバイアス発生器120の動作を説明する。初期状態でノードN4の電圧Vn4は、（１）式の示す通りである。
【００４４】
Vss<Vn4<(Vtp+Vss) ・・・（１）
ここで、Vtpは、PMOSトランジスタ193のスレショルド電圧の絶対値である。ノードN4の電圧Vn4が(Vtp+Vss)よりも低い理由は、PMOSトランジスタ197によってノードN4の電圧Vn4が下げられるからである。この状態で、図5に示すオシレータ111からクロック信号が入力されると、該クロック信号が論理ハイの場合は、第2キャパシタCp3に電荷が蓄積される。そして、該クロック信号が論理ローになると、ノードN4の電圧Vn4は下降して負電圧になる。その結果、ウェルバイアスVWBは、ノードN4の電位よりもダイオード195の組込み電圧だけ高い負電圧になる。
【００４５】
図11は、本発明の好適な実施の形態に係るバックバイアス発生方法を示す図である。このバックバイアス発生方法は、オシレータ、ポンピングキャパシタ、ウェルバイアス発生器及び伝送トランジスタとしてのNMOSトランジスタを具備し、該伝送トランジスタが3重ウェル構造を有する半導体装置のバックバイアス発生器におけるバックバイアス発生方法であって、ウェルバイアス発生段階201と、ポンピング電圧初期化段階211と、ネガティブポンピング電圧発生段階221と、バックバイアス発生段階231とを含む。
【００４６】
ウェルバイアス発生段階201では、電源電圧の印加に応答してウェルバイアス発生器が負電圧のウェルバイアスを発生し、伝送トランジスタのバルクに印加する。
【００４７】
ポンピング電圧の初期化段階211では、ポンピングキャパシタを接地電圧に近接した電圧に初期化する。
【００４８】
ネガティブポンピング電圧の発生段階221では、電源電圧が所定のレベルに到達した後に、オシレータの出力信号に応答してポンピングキャパシタがネガティブポンピング電圧を発生する。
【００４９】
バックバイアス発生段階231では、伝送トランジスタがバックバイアスを発生する。
【００５０】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【００５１】
【発明の効果】
本発明によれば、3重ウェル構造を有する半導体装置において、伝送トランジスタとしてNMOSトランジスタを使用することによってバックバイアス供給能力を向上させることができる。
【００５２】
【図面の簡単な説明】
【図１】従来のDRAM半導体装置のバックバイアス発生器の回路図である。
【図２】半導体装置に形成された図1に示す伝送トランジスタの断面図である。
【図３】図1に示す伝送トランジスタとしてNMOSトランジスタを採用した半導体装置のバックバイアス発生器の回路図である。
【図４】図3に示す伝送トランジスタを3重ウェル構造を有する半導体メモリ装置に形成した一例を示す断面図である。
【図５】本発明の好適な実施の形態に係る3重ウェル構造を有するDRAM半導体装置のバックバイアス発生器の回路図である。
【図６】図5に示す伝送トランジスタをDRAM半導体装置に形成した一例を示す図である。
【図７】図5に示すバックバイアス発生器のシミュレーション結果を示す図である。
【図８】図7に示すシミュレーション結果の論理ハイの電圧Vpが発生する時刻T2の前後におけるバックバイアスVBB、ウェルバイアスVWB及びノードN1の電圧181を拡大した図である。
【図９】図5に示すウェルバイアス発生器の第１の構成例を示す回路図である。
【図１０】図5に示すウェルバイアス発生器の第２の構成例を示す回路図である。
【図１１】本発明の好適な実施の形態に係るバックバイアス発生方法を示す図である。
【符号の説明】
105 バックバイアス発生器
111 オシレータ
113 電源電圧発生器
115 論理ゲート
117 クランプトランジスタ
Cp1 ポンピングキャパシタ
139 伝送トランジスタ
120 ウェルバイアス発生器
VBB バックバイアス
VWB ウェルバイアス
【発明の属する技術分野】
本発明は半導体装置に係り、例えば3重ウェル構造のDRAM半導体装置に設けられ、伝送トランジスタとしてNMOSトランジスタを使用するバックバイアス電圧発生器に関する。
【０００２】
【従来の技術】
DRAM半導体装置には、情報を保存する手段である多数個のメモリセルと、前記メモリセルにデータを蓄積したり、前記メモリセルからデータを読出したりする動作を制御する周辺回路とが含まれる。DRAM半導体装置が動作する間に、メモリセル及び周辺回路とDRAM半導体装置の基板との間に漏れ電流が発生し得る。このような漏れ電流が発生することを防止するために、前記基板にバックバイアスを印加する。このバックバイアスを供給する手段がバックバイアス発生器である。
【０００３】
図1は、従来のDRAM半導体装置のバックバイアス発生器の回路図である。図1に示すように、従来のバックバイアス発生器5は、オシレータ11、電源電圧発生器13、NANDゲート15、ポンピングキャパシタ(Cp)、クランプトランジスタ17及び伝送トランジスタ19を具備する。伝送トランジスタ19は、PMOSトランジスタよりなる。
【０００４】
以下、バックバイアス発生器5の動作を説明する。電源電圧発生器13が電源電圧Vccを発生し始めると、オシレータ11はクロック信号を発生する。クロック信号に応答して、ポンピングキャパシタCpはネガティブポンピング電圧を発生する。ネガティブポンピング電圧は、伝送トランジスタ19を通過してバックバイアスVBBとして出力される。
【０００５】
図2は、伝送トランジスタ19が形成されたDRAM半導体装置7の断面図である。図2に示すように、DRAM半導体装置7では、P型基板21にNウェル23が形成され、Nウェル23に伝送トランジスタ19のソース25とドレイン27が形成されている。
【０００６】
ところが、DRAMメモリセルの集積度が高くなると、DRAM半導体装置のデザインルールが小さくなり、電源電圧Vccのレベルが低くなる。このため、バックバイアス発生器の電圧供給能力が不足する方向にある。従って、バックバイアス発生器の電圧供給能力を向上させるためには、図1に示す伝送トランジスタ19として用いられるPMOSトランジスタをNMOSトランジスタに変えるべきであると言える。NMOSトランジスタは、PMOSトランジスタに比べてスレショルド電圧が低く駆動能力が大きいからである。
【０００７】
図3は、伝送トランジスタ39としてNMOSトランジスタを使用したバックバイアス発生器35の回路図である。図3に示すように回路を構成する場合は、バックバイアス発生器の電圧供給能力が向上する。しかし、3重ウェル構造を有するDRAM半導体装置に図3に示す回路を適用する場合、図4に示すように、伝送トランジスタ39とP型基板21との間に、Pウェル41とNウェル23を通して漏れ電流ilが発生する。漏れ電流ilが発生する理由は、伝送トランジスタ39とP型基板21との間にPNPN構造43が形成されるからである。
【０００８】
図3及び図4を参照すると、ポンピングキャパシタCpがネガティブポンピング電圧を発生する時、該ネガティブポンピング電圧は、伝送トランジスタ39を通過できず、PNPN構造43を通じてP型基板21に抜け出るようになる。従って、図3に示すバックバイアス発生器35の電圧供給能力が低下し、バックバイアスVBBを使用するメモリセル(図示せず)には漏れ電流が発生するようになる。このような現象は、パワーアップの時に特に深刻である。メモリセルに漏れ電流が発生すると、該メモリセルが形成されるDRAM半導体装置のリフレッシュ特性が悪くなる可能性がある。また、DRAM半導体装置内のノイズによってバックバイアスレベルが不安定になると、応答時間が遅くなる場合もある。
【０００９】
【発明が解決しようとする課題】
本発明は、3重ウェル構造を有する半導体装置において、バックバイアスの供給能力が高い半導体装置のバックバイアス発生器及びバックバイアス発生方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る3重ウェル構造を有する半導体装置のバックバイアス発生器は、オシレータ、電源電圧発生器、ウェルバイアス発生器、論理ゲート、ポンピングキャパシタ及び伝送トランジスタを具備する。
【００１１】
前記オシレータはクロック信号を発生する。前記電源電圧発生器は電源電圧Vccを発生する。前記ウェルバイアスは前記クロック信号に応答して負電圧のウェルバイアスを発生する。
【００１２】
前記論理ゲートは、前記電源電圧発生器と前記オシレータに入力端が連結され、前記電源電圧発生器から出力される電源電圧Vccが所定のレベルに達するまではハイレバルの電圧を発生し、前記電源電圧Vccが所定のレベルに達した後は前記クロック信号に応答して、前記クロック信号がハイであればローレベルの電圧を発生し、前記クロック信号がローであればハイレバルの電圧を発生する。
【００１３】
前記ポンピングキャパシタは、前記論理ゲートの出力端に一端が連結され、前記論理ゲートの出力に応答してネガティブポンピング電圧を発生する。
【００１４】
前記伝送トランジスタは、前記ポンピングキャパシタの他端に第1電極が連結され、前記ウェルバイアス発生器の出力端にバルクが連結され、ゲートと第2電極が互い連結され、前記ネガティブポンピング電圧に応答して前記第2電極から負電圧のバックバイアスを発生する。
【００１５】
上記の目的を達成するため、本発明に係るバックバイアス発生方法は、オシレータ、ポンピングキャパシタ、ウェルバイアス発生器及び伝送トランジスタとしてのNMOSトランジスタを具備し、前記伝送トランジスタが3重ウェル構造よりなる半導体装置のバックバイアス発生器におけるバックバイアス発生方法において、ウェルバイアス発生段階、ネガティブポンピング電圧発生段階及びバックバイアス発生段階を含む。
【００１６】
前記ウェルバイアス発生段階では電源電圧Vccが印加されてすぐ前記ウェルバイアス発生器が負電圧のウェルバイアスを発生させて前記伝送トランジスタのバルクに印加する。
【００１７】
前記ネガティブポンピング電圧発生段階では、前記電源電圧Vccが所定のレベルに達すると、前記オシレータの出力信号に応答して前記ポンピングキャパシタがネガティブポンピング電圧を発生する。前記バックバイアス発生段階では、前記伝送トランジスタが前記バックバイアスを発生する。
【００１８】
上記の目的を達成するため、本発明に係る他の半導体装置のバックバイアス発生器は、第１及び第２電極を有し、論理レベルが交互に入れ代わる信号を前記第１電極に入力し、該信号に応答して前記第２電極にネガティブポンピング電圧を出力するポンピングキャパシタと、第１拡散層、第２拡散層及びゲートを有し、前記ポンピングキャパシタの前記第２電極に前記第１拡散層が連結され、前記第２拡散層と前記ゲートとが連結され、前記第２拡散層からバックバイアス電圧を出力するNMOSトランジスタと、前記伝送トランジスタのバルクに負電圧のウェルバイアスを供給するウェルバイアス発生器とを具備し、前記NMOSトランジスタは、P型基板に設けられたN型ウェル内のP型ウェルに形成されていることを特徴とする。
【００１９】
本発明によれば、3重ウェル構造を有する半導体装置のバックバイアス電圧の供給能力が向上する。
【００２０】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００２１】
図5に示すように、本発明の好適な実施の形態に係るバックバイアス発生器105は、オシレータ111、電源電圧発生器113、論理ゲート（例えばNANDゲート）115、ポンピングキャパシタCp1、クランプトランジスタ117、伝送トランジスタ139及びウェルバイアス発生器120を具備する。
【００２２】
オシレータ111はクロック信号を発生する。電源電圧発生器113は、図7に示すように、電源電圧Vccが所定レベルに到達するとハイになる電圧Vpを発生する。
【００２３】
論理ゲート115は、オシレータ111の出力と電源電圧発生器113の出力との論理積の反転を出力する。即ち、オシレータ111の出力と電源電圧発生器113の出力の少なくとも一方が論理ローであれば、論理ゲート115の出力は論理ハイになり、オシレータ111の出力と電源電圧発生器113の出力の双方が論理ハイであれば、論理ゲート115の出力は論理ローになる。
【００２４】
ポンピングキャパシタCp1は、論理ゲート115から出力される電圧レベルが論理ローである場合に電荷を蓄積してネガティブポンピング電圧を出力する。ポンピングキャパシタCp1の一端に論理ゲート115の出力端が連結され、ポンピングキャパシタCp1の他端に伝送トランジスタ139のドレインとクランプトランジスタ117のドレインが連結されている。
【００２５】
クランプトランジスタ117はNMOSトランジスタよりなる。このクランプトランジスタ117は、バックバイアス発生器105が動作する前に、ポンピングキャパシタCp1の電圧レベルを接地電圧Vssより、該クランプトランジスタ117のスレショルド電圧だけ高い電圧レベルに初期化する。
【００２６】
伝送トランジスタ139はNMOSトランジスタよりなる。この伝送トランジスタ139は、ポンピングキャパシタCp1から出力されるネガティブポンピング電圧をバックバイアスVBBとして出力する。
【００２７】
ウェルバイアス発生器120は、その入力端がオシレータ111の出力端に連結され、その出力端は伝送トランジスタ139のバルクとクランプトランジスタ117のバルクに共通に連結されている。このウェルバイアス発生器120は、オシレータ111からクロック信号を供給されて、伝送トランジスタ139のバルクとクランプトランジスタ117のバルクに負電圧のウェルバイアスを提供する。
【００２８】
図6に示すように、P型基板121にNウェル123が形成され、Nウェル123の内にPウェル141が形成され、Pウェル141の内に高濃度のN型不純物がドーピングされて、図5に示す伝送トランジスタ139のソース125及びドレイン127が形成されている。そして、伝送トランジスタ139のソース125とドレイン127との間にゲート電極130が形成されている。
【００２９】
伝送トランジスタ139のドレイン127、即ちノードN1には、図5に示すポンピングキャパシタCp1が連結されている。また、Pウェル141には高濃度のP型不純物がドーピングされてた領域133があり、この高濃度のP型不純物領域133にウェルバイアス発生器105の出力端、即ちノードN2が連結されている。また、Nウェル123には高濃度のN型不純物がドーピングされた領域135があり、この高濃度のN型不純物領域135に電源電圧Vccが連結されている。また、P型基板121には高濃度のP型不純物がドーピングされた領域137があり、高濃度のP型不純物領域137に接地電圧Vssが連結されている。
【００３０】
図6に示す半導体装置107において、ノードN1に負電圧が印加されると、ノードN1に連結された高濃度のN型不純物領域127とPウェル141とNウェル123との間に形成されたNPNトランジスタ145が活性化し、また、Pウェル141とNウェル123とP型基板121との間に形成されたPNPトランジスタ147が活性化する。換言すると、ノードN1に負電圧が印加されると、ポンピングキャパシタCp1から出力されるネガティブポンピング電圧は、伝送トランジスタ139を通過できず、NPNトランジスタ145とPNPトランジスタ147を通じてP型基板121に流れる。この場合、バックバイアス発生器105は、バックバイアスVBBを発生するという所期の機能を果たさないという問題が発生する。
【００３１】
このような問題点を防止するために、Pウェル141の内に高濃度のP型不純物をドーピングして高濃度のP型不純物領域133を形成し、該領域133にウェルバイアスVWBを印加する。これにより、ノードN1に負電圧が印加されても伝送トランジスタ139のソース127とPウェル141とNウェル123の間に形成されたNPNトランジスタ145に逆バイアスが印加されるので、ポンピングキャパシタCp1から出力されるネガティブポンピング電圧は、伝送トランジスタ139を通じてバックバイアスVBBとして出力される。
【００３２】
以下、図5及び図6を参照しながらバックバイアス発生器107の動作を説明する。まず、電源電圧Vccがオンされると、オシレータ111は直ちに動作してクロック信号を発生する。電源電圧Vccがオンされて所定レベルに到達するまで、即ち電圧Vpが論理ハイに変化するまでは、電源電圧発生器113の出力は論理ローであるので、論理ゲート115は論理ハイレバルの電圧を出力する。論理ゲート115の出力が論理ハイであれば、ポンピングキャパシタCp1は充電される。
【００３３】
オシレータ111が動作すると、ウェルバイアス発生器120は、オシレータ111からクロック信号を供給されてクランプトランジスタ117のバルクと伝送トランジスタ139のバルクとに負電圧のウェルバイアスVWBを供給する。
【００３４】
電源電圧Vccが上昇して所定レベルに到達すると、即ち電源電圧発生器113が論理ハイの電圧Vpを発生すると、論理ゲート115の出力はオシレータ111から出力されるクロック信号により決定される状態になる。即ち、クロック信号が論理ハイであれば論理ゲート115の出力は論理ローになり、クロック信号が論理ローであれば論理ゲート115の出力は論理ハイになる。
【００３５】
論理ゲート115の出力が論理ローになると、ノードN1は初期の接地電圧Vssからネガティブ電圧に下がる。即ち、ポンピングキャパシタCp1は、ネガティブポンピング電圧を発生する。そして、このネガティブポンピング電圧は、伝送トランジスタ139を通じてバックバイアスVBBとして出力される。
【００３６】
ポンピングキャパシタCp1が発生するネガティブポンピング電圧が発生する時、半導体装置107のPウェル141には負電圧のウェルバイアスVWBが印加された状態であるので、NPNトランジスタ145には逆方向のバイアスが印加される。従って、ポンピングキャパシタCp1が発生するネガティブポンピング電圧は、NPNトランジスタ145とPNPトランジスタ147を通じてP型基板121に漏れることはなく、伝送トランジスタ139を通過してバックバイアスVBBとして出力される。
【００３７】
図7は、図5に示すバックバイアス発生器のシミュレーション結果を示す図面である。図7に示すように、電源電圧Vccがオンされた後、該電源電圧Vccが所定レベル（例えば1.4ボルト）まで上昇すると、図5に示す電源電圧発生器113から論理ハイの電圧Vpが発生する。この時からバックバイアスVBBは漏れることなく漸進的に発生され。そして、ウェルバイアスVWBは、バックバイアスVBBが発生する前、即ち論理ハイの電圧Vpが発生する時刻よりも早い時刻T1より発生する。
【００３８】
図8は、図7にシミュレーション結果の論理ハイの電圧Vpが発生する時刻T2の前後におけるバックバイアスVBB、ウェルバイアスVWB及びノードN1の電圧181を拡大した図である。図8に示すように、論理ハイの電圧Vpが発生するまで、ノードN1の電圧181は接地電圧Vssよりもクランプトランジスタ117のスレショルド電圧だけ高い電圧を維持し、バックバイアスVBBの電圧レベルは接地電圧Vssと同一であり、ウェルバイアスVWBの電圧レベルは接地電圧Vssより若干低い負電圧（例えば、−0.2ボルト）である。そして、時刻T2になって論理ハイの電圧Vpが発生すると、ノードN1の電圧181は下降して負電圧になり、それに伴ってバックバイアスVBBも下降して負電圧になる。ここで、時刻T3において、ノードN1の電圧181及びウェルバイアスVWBの電圧レベルが瞬間的に急激に下降する現象は、図5に示すオシレータ111のクロック信号が論理ローになる時に現れる現象である。
【００３９】
図9は、ウェルバイアス発生器120の第１の構成例を示す図である。このウェルバイアス発生器120は、ダイオード185、PMOSトランジスタ183及び第1キャパシタCp2を具備する。具体的には、第1キャパシタCp2の一端は、図5に示すオシレータ111に連結され、第1キャパシタCp2の他端にダイオード185のカソードとPMOSトランジスタ183の第1電極（例えばソース）が連結されている。そして、PMOSトランジスタ183の第2電極（例えばドレイン）とゲートに共通に接地電圧Vssが印加され、ダイオード185のアノードからウェルバイアスVWBが出力される。
【００４０】
図9を参照して、第１の構成例に係るウェルバイアス発生器120の動作を説明する。初期状態で、PMOSトランジスタ183の第1電極、即ちノードN3の電圧レベルは接地電圧VssよりもPMOSトランジスタ183のスレショルド電圧だけ高い。この状態で、オシレータ111からクロック信号が入力されると、該クロック信号が論理ハイの場合は、第1キャパシタCp2には電荷が蓄積される。そして、該クロック信号が論理ローになると、ノードN3の電圧レベルは降下して負電圧になる。その結果、ウェルバイアスVWBは、ノードN3の電位よりもダイオード185の組込み電圧だけ高い負電圧になる。
【００４１】
図10は、ウェルバイアス発生器120の第２の構成例を示す図である。このウェルバイアス発生器120は、ダイオード195、2つのPMOSトランジスタ193、197及び第2キャパシタCp3を具備する。具体的には、第2キャパシタCp3の一端は、図5に示すオシレータ111に連結され、第2キャパシタCp3の他端にダイオード195のカソードとPMOSトランジスタ193の第1電極（例えばソース）及び他のPMOSトランジスタ197の第2電極（例えばドレイン）が連結されている。
【００４２】
PMOSトランジスタ193の第2電極（例えばドレイン）には、接地電圧Vssが印加され、他のPMOSトランジスタ197の第1電極（例えばソース）にはバックバイアスVBBが印加される。また、PMOSトランジスタ197の第2電極とゲートとは、互い連結されている。そして、ダイオード195のアノードからウェルバイアスVWBが出力される。
【００４３】
図10を参照して、第２の構成例に係るウェルバイアス発生器120の動作を説明する。初期状態でノードN4の電圧Vn4は、（１）式の示す通りである。
【００４４】
Vss<Vn4<(Vtp+Vss) ・・・（１）
ここで、Vtpは、PMOSトランジスタ193のスレショルド電圧の絶対値である。ノードN4の電圧Vn4が(Vtp+Vss)よりも低い理由は、PMOSトランジスタ197によってノードN4の電圧Vn4が下げられるからである。この状態で、図5に示すオシレータ111からクロック信号が入力されると、該クロック信号が論理ハイの場合は、第2キャパシタCp3に電荷が蓄積される。そして、該クロック信号が論理ローになると、ノードN4の電圧Vn4は下降して負電圧になる。その結果、ウェルバイアスVWBは、ノードN4の電位よりもダイオード195の組込み電圧だけ高い負電圧になる。
【００４５】
図11は、本発明の好適な実施の形態に係るバックバイアス発生方法を示す図である。このバックバイアス発生方法は、オシレータ、ポンピングキャパシタ、ウェルバイアス発生器及び伝送トランジスタとしてのNMOSトランジスタを具備し、該伝送トランジスタが3重ウェル構造を有する半導体装置のバックバイアス発生器におけるバックバイアス発生方法であって、ウェルバイアス発生段階201と、ポンピング電圧初期化段階211と、ネガティブポンピング電圧発生段階221と、バックバイアス発生段階231とを含む。
【００４６】
ウェルバイアス発生段階201では、電源電圧の印加に応答してウェルバイアス発生器が負電圧のウェルバイアスを発生し、伝送トランジスタのバルクに印加する。
【００４７】
ポンピング電圧の初期化段階211では、ポンピングキャパシタを接地電圧に近接した電圧に初期化する。
【００４８】
ネガティブポンピング電圧の発生段階221では、電源電圧が所定のレベルに到達した後に、オシレータの出力信号に応答してポンピングキャパシタがネガティブポンピング電圧を発生する。
【００４９】
バックバイアス発生段階231では、伝送トランジスタがバックバイアスを発生する。
【００５０】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【００５１】
【発明の効果】
本発明によれば、3重ウェル構造を有する半導体装置において、伝送トランジスタとしてNMOSトランジスタを使用することによってバックバイアス供給能力を向上させることができる。
【００５２】
【図面の簡単な説明】
【図１】従来のDRAM半導体装置のバックバイアス発生器の回路図である。
【図２】半導体装置に形成された図1に示す伝送トランジスタの断面図である。
【図３】図1に示す伝送トランジスタとしてNMOSトランジスタを採用した半導体装置のバックバイアス発生器の回路図である。
【図４】図3に示す伝送トランジスタを3重ウェル構造を有する半導体メモリ装置に形成した一例を示す断面図である。
【図５】本発明の好適な実施の形態に係る3重ウェル構造を有するDRAM半導体装置のバックバイアス発生器の回路図である。
【図６】図5に示す伝送トランジスタをDRAM半導体装置に形成した一例を示す図である。
【図７】図5に示すバックバイアス発生器のシミュレーション結果を示す図である。
【図８】図7に示すシミュレーション結果の論理ハイの電圧Vpが発生する時刻T2の前後におけるバックバイアスVBB、ウェルバイアスVWB及びノードN1の電圧181を拡大した図である。
【図９】図5に示すウェルバイアス発生器の第１の構成例を示す回路図である。
【図１０】図5に示すウェルバイアス発生器の第２の構成例を示す回路図である。
【図１１】本発明の好適な実施の形態に係るバックバイアス発生方法を示す図である。
【符号の説明】
105 バックバイアス発生器
111 オシレータ
113 電源電圧発生器
115 論理ゲート
117 クランプトランジスタ
Cp1 ポンピングキャパシタ
139 伝送トランジスタ
120 ウェルバイアス発生器
VBB バックバイアス
VWB ウェルバイアス
Claims (15)
- 3重ウェル構造を有する半導体装置のバックバイアス発生器において、
クロック信号を発生するオシレータと、
電源電圧を発生する電源電圧発生器と、
前記オシレータに一端が連結され、前記電源電圧発生器より出力される電源電圧のレベルにかかわらず前記クロック信号に応答して負電圧のウェルバイアスを発生する第１のポンピングキャパシタを含むウェルバイアス発生器と、
前記電源電圧発生器と前記オシレータとに入力端が連結されて、前記電源電圧発生器より出力される電源電圧が所定のレベルに達するまでは前記クロック信号にかかわらずハイレベルの電圧を発生し、前記電源電圧が所定のレベルに達した後は前記クロック信号に応答して、前記クロック信号がハイであればローレベルの電圧を発生し、前記クロック信号がローであればハイレべルの電圧を発生する論理ゲートと、
前記論理ゲートの出力端に一端が連結され、前記論理ゲートの出力に応答して動作することにより前記ウェルバイアスよりも高いネガティブポンピング電圧を発生する第２のポンピングキャパシタと、
前記第２のポンピングキャパシタの他端にその第1電極が連結され、前記ウェルバイアス発生器の出力端にバルクが連結され、そのゲートとその第2電極とが連結され、前記ネガティブポンピング電圧に応答して前記第2電極から負電圧のバックバイアスを出力する伝送トランジスタと、
を具備することを特徴とする半導体装置のバックバイアス発生器。 - 前記論理ゲートは、NANDゲートを含むことを特徴とする請求項１に記載の半導体装置のバックバイアス発生器。
- 前記伝送トランジスタの第1電極がソースであり、前記伝送トランジスタの第2電極がドレインであることを特徴とする請求項１に記載の半導体装置のバックバイアス発生器。
- 前記第２のポンピングキャパシタの他端にその第1電極とそのゲートが共通に連結され、その第2電極は接地電圧に連結され、前記ウェルバイアス発生器の出力端にバルクが連結されており、前記第２のポンピングキャパシタを前記接地電圧よりスレショルド電圧だけ高い電圧に初期化するクランプトランジスタをさらに具備することを特徴とする請求項１に記載の半導体装置のバックバイアス発生器。
- 前記クランプトランジスタはNMOSトランジスタであることを特徴とする請求項４に記載の半導体装置のバックバイアス発生器。
- 前記接地電圧は、その電位が０ボルトであることを特徴とする請求項４に記載の半導体装置のバックバイアス発生器。
- 前記クランプトランジスタの第1電極がドレインであり、前記クランプトランジスタの第2電極がソースであることを特徴とする請求項４に記載の半導体装置のバックバイアス発生器。
- 前記ウェルバイアス発生器は、
前記第1のポンピングキャパシタの他端にその第1電極が連結され、そのゲート及びその第2電極が接地されており、前記第1のポンピングキャパシタを前記接地電圧よりスレショルド電圧だけ高い電圧に初期化する第1電界効果トランジスタと、
前記第1電界効果トランジスタの第1電極にカソードが連結され、アノードから前記ウェルバイアスを出力する第1ダイオードと、
を具備することを特徴とする請求項１に記載の半導体装置のバックバイアス発生器。 - 前記第1電界効果トランジスタはPMOSトランジスタであることを特徴とする請求項８に記載の半導体装置のバックバイアス発生器。
- 前記第1電界効果トランジスタの第1電極はソースであり、前記第1電界効果トランジスタの第2電極はドレインであることを特徴とする請求項８に記載の半導体装置のバックバイアス発生器。
- 前記ウェルバイアス発生器は、
前記第１のポンピングキャパシタの他端にその第1電極が連結され、そのゲート及びその第2電極が接地されており、前記第１のポンピングキャパシタを前記接地電圧よりスレショルド電圧だけ高い電圧に初期化する第2電界効果トランジスタと、
前記第2電界効果トランジスタの第1電極にカソードが連結され、アノードから前記ウェルバイアスを出力する第2ダイオードと、
前記第2ダイオードのカソードにその第1電極とゲートが共通に連結され、その第2電極に前記バックバイアスが印加される第3電界効果トランジスタと、
を具備することを特徴とする請求項１に記載の半導体装置のバックバイアス発生器。 - 前記第2電界効果トランジスタはPMOSトランジスタであることを特徴とする請求項１１に記載の半導体装置のバックバイアス発生器。
- 前記第2電界効果トランジスタの第1電極はソースであり、前記第2電界効果トランジスタの第2電極はドレインであることを特徴とする請求項１１に記載の半導体装置のバックバイアス発生器。
- 前記第3電界効果トランジスタはPMOSトランジスタであることを特徴とする請求項１１に記載の半導体装置のバックバイアス発生器。
- 前記第3電界効果トランジスタの第1電極はドレインであり、前記第2電界効果トランジスタの第2電極はソースであることを特徴とする請求項１１に記載の半導体装置のバックバイアス発生器。
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