KR100902060B1 - 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법 - Google Patents

반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법 Download PDF

Info

Publication number
KR100902060B1
KR100902060B1 KR1020080043022A KR20080043022A KR100902060B1 KR 100902060 B1 KR100902060 B1 KR 100902060B1 KR 1020080043022 A KR1020080043022 A KR 1020080043022A KR 20080043022 A KR20080043022 A KR 20080043022A KR 100902060 B1 KR100902060 B1 KR 100902060B1
Authority
KR
South Korea
Prior art keywords
node
voltage
signal
level
voltage level
Prior art date
Application number
KR1020080043022A
Other languages
English (en)
Inventor
권재관
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080043022A priority Critical patent/KR100902060B1/ko
Priority to US12/340,849 priority patent/US8036047B2/en
Application granted granted Critical
Publication of KR100902060B1 publication Critical patent/KR100902060B1/ko
Priority to US13/270,175 priority patent/US8441867B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 테스트 신호의 전압 레벨을 제 1 구동 전압 레벨로 레벨 쉬프팅한 제 1 제어 신호를 생성하는 제어 신호 생성부, 제 1 전달 신호에 응답하여 제 1 노드에 외부 전압을 인가시키는 전압 인가부, 오실레이터 신호에 응답하여 상기 제 1 노드의 전압 레벨을 제 1 소정 전압 레벨만큼 상승시키는 제 1 차지 펌프, 및 상기 제 1 제어 신호에 따라 제 1 연결부 또는 제 2 연결부 중 적어도 하나이상의 연결부를 선택하여 제 2 전달 신호가 인에이블되면 선택된 연결부로 상기 제 1 노드와 제 2 노드를 연결시키는 제 1 펌핑 전압 출력부를 포함하며, 상기 제 2 노드에서 제 1 펌핑 전압이 출력되는 것을 특징으로 한다.
펌핑 전압, 효율, 트랜지스터

Description

반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법{Circuit and Method for Generating Pumping Voltage of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 펌핑 전압 생성 회로 및 방법에 관한 것이다.
일반적인 펌핑 전압 생성 회로는 도 1에 도시된 바와 같이, 제 1 및 제 2 커패시터(C1, C2), 및 제 1 내지 제 3 트랜지스터(N1~N3)를 포함한다.
상기 제 1 커패시터(C1)는 오실레이터 신호(osc)에 응답하여 제 1 부트 전압(V_boot1)을 생성한다.
상기 제 2 커패시터(C2)는 반전된 상기 오실레이터 신호(oscb)에 응답하여 제 2 부트 전압(V_boot2)을 생성한다.
상기 제 1 트랜지스터(N1)는 제 1 전달 신호(trans1)가 인에이블되면 외부 전압(VDD)을 제 1 노드(node A)에 출력한다. 일반적으로 트랜지스터는 게이트에 인가되는 전압 레벨에 따라 드레인에서 소오스로 출력되는 전압 레벨이 변한다. 따라서 인에이블된 상기 제 1 전달 신호(trans1)의 전위 레벨은 외부 전압(VDD)을 상기 제 1 노드(node A)에 전압 강하 없이 가장 효율적으로 출력시키는 전압 레벨이다.
상기 제 2 트랜지스터(N2)는 제 2 전달 신호(trans2)가 인에이블되면 상기 제 1 노드(node A)의 전압을 제 2 노드(node B)에 출력한다. 인에이블된 상기 제 2 전달 신호(trans2)의 전압 레벨은 상기 제 1 노드(node A)의 전압을 상기 제 2 노드(node B)에 전압 강하 없이 가장 효율적으로 출력시키는 전압 레벨이다.
상기 제 3 트랜지스터(N3)는 제 3 전달 신호(trans3)가 인에이블되면 상기 제 2 노드(node B)의 전압을 펌핑 전압(VPP)으로서 출력한다. 인에이블된 상기 제 3 전달 신호(trans3)의 전압 레벨은 상기 제 2 노드(node B)의 전압을 상기 펌핑 전압(VPP)으로서 전압 강하 없이 가장 효율적으로 출력시키는 전압 레벨이다. 인에이블된 상기 제 1 내지 제 3 전달 신호(trans1~trans3)의 전압 레벨은 서로 다르며, 인에이블된 상기 제 1 전달 신호(trans1)의 전압 레벨이 제일 낮고, 인에이블된 상기 제 3 전달 신호(trans3)의 전압 레벨이 제일 높다.
이와 같이 구성된 일반적인 펌핑 회로는 다음과 같이 동작한다.
상기 제 1 전달 신호(trans1)가 인에이블되어 상기 제 1 트랜지스터(N1)가 턴온된다. 외부 전압(VDD)이 상기 제 1 노드(node A)에 인가됨으로 상기 제 1 노드(node A)의 전압 레벨은 외부 전압(VDD) 레벨이 된다. 상기 제 1 노드(node A)의 전압 레벨이 외부 전압(VDD) 레벨이 되면 상기 제 1 전달 신호(trans1)가 디스에이블되어 상기 제 1 트랜지스터(N1)가 턴오프된다.
외부 전압(VDD)과 접지 레벨로 스윙(swing)하는 상기 오실레이터 신호(osc)가 외부 전압(VDD) 레벨이 되면 상기 제 1 커패시터(C1)는 외부 전압(VDD) 레벨의 상기 제 1 부트 전압(V_boot1)을 상기 제 1 노드(node A)에 출력한다. 따라서 상기 제 1 노드(node A)의 전압 레벨은 외부 전압(VDD) 레벨의 두배가 된다.
상기 제 2 전달 신호(trans2)가 인에이블되어 상기 제 2 트랜지스터(N2)가 턴온된다. 상기 제 2 트랜지스터(N2)가 턴온되어 상기 제 1 노드(node A)와 상기 제 2 노드(node B)를 연결시킴으로 상기 제 2 노드(node B)의 전압 레벨은 외부 전압(VDD) 레벨의 두배가 된다.
접지 레벨과 외부 전압(VDD) 레벨로 스윙하는 상기 반전된 오실레이터 신호(osc)가 외부 전압(VDD) 레벨이 되면 상기 제 2 커패시터(C2)는 외부 전압(VDD) 레벨의 상기 제 2 부트 전압(V_boot2)을 상기 제 2 노드(node B)에 출력한다. 따라서 상기 제 2 노드(node B)의 전압 레벨은 외부 전압(VDD) 레벨의 세배가 된다.
상기 제 3 전달 신호(trans3)가 인에이블되어 상기 제 3 트랜지스터(N3)가 턴온된다. 상기 제 3 트랜지스터(N3)가 턴온되면 상기 제 2 노드(node B)의 전압이 상기 펌핑 전압(VPP)으로서 출력된다. 즉, 상기 펌핑 전압(VPP) 레벨은 외부 전압(VDD) 레벨의 세배가 된다.
이와 같은 원리로 동작하는 일반적인 펌핑 전압 생성 회로는 상기 제 1 노드(node A)의 전압을 상기 제 2 노드(node B)로 전달하는 상기 제 2 트랜지스터(N2)와 상기 제 2 노드(node B)의 전압을 상기 펌핑 전압(VPP)으로서 출력하는 제 3 트랜지스터(N3)가 얼마나 효율적으로 전압을 전달하는지에 따라 펌핑 전압 생성 효율이 달라지게 된다. 설계시 가장 효율적으로 전압을 전달하도록 트랜지스터의 사이즈를 결정하더라도 공정상의 변화로 인하여 트랜지스터의 사이즈가 변하게 되면 펌핑 전압 생성 회로는 설계시 목적했던 효율보다 효율이 떨어지게 된다. 이 때, 펌핑 전압 생성 효율이란, 펌핑 전압 생성 회로가 사용한 전류량 대비 차지 펌프 즉, 제 1 및 제 2 커패시터(C1, C2)가 사용한 전류량이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 공정 변화와는 무관하게 펌핑 전압 생성 효율을 최대화시킬 수 있는 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법을 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 펌핑 전압 생성 회로는 테스트 신호의 전압 레벨을 제 1 구동 전압 레벨로 레벨 쉬프팅한 제 1 제어 신호를 생성하는 제어 신호 생성부, 제 1 전달 신호에 응답하여 제 1 노드에 외부 전압을 인가시키는 전압 인가부, 오실레이터 신호에 응답하여 상기 제 1 노드의 전압 레벨을 제 1 소정 전압 레벨만큼 상승시키는 제 1 차지 펌프, 및 상기 제 1 제어 신호에 따라 제 1 연결부 또는 제 2 연결부 중 적어도 하나이상의 연결부를 선택하여 제 2 전달 신호가 인에이블되면 선택된 연결부로 상기 제 1 노드와 제 2 노드를 연결시키는 제 1 펌핑 전압 출력부를 포함하며, 상기 제 2 노드에서 제 1 펌핑 전압이 출력되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 펌핑 전압 생성 방법은 제 1 전달 신호에 응답하여 제 1 노드에 외부 전압을 인가시키는 전압 인가 단계, 오실레이터 신호에 응답하여 상기 제 1 노드의 전압 레벨을 제 1 소정 전압 레벨만큼 상승시키는 제 1 펌핑 단계, 테스트시 테스트 신호에 응답하여 제 1 연결부 또는 제 2 연결부 중 적어도 하나이상의 연결부를 선택하고 제 2 전달 신호가 인에이블 되면 선택된 연결부로 상기 제 1 노드와 제 2 노드에 연결시키는 제 1 선택 단계, 및 테스트 종료 이후 퓨즈 커팅에 따라 상기 제 1 연결부 또는 상기 제 2 연결부를 고정시켜 상기 제 1 노드와 상기 제 2 노드를 연결시키는 제 1 고정 단계를 포함하며, 상기 제 2 노드에서 제 1 펌핑 전압이 출력되는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법은 공정 변화와는 무관하게 펌핑 전압 생성 효율을 최대화시킬 수 있어, 펌핑 전압을 생성하는 데 소모되는 전력량을 줄일 수 있는 이점이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 펌핑 전압 생성 회로는 도 2에 도시된 바와 같이, 제어 신호 생성부(100), 및 펌핑 전압 생성부(200)를 포함한다.
상기 제어 신호 생성부(100)는 제 1 내지 제 3 테스트 신호(Test1~Test3)를 각각 제 1 및 제 2 구동 전압(V_drv1, V_drv2)으로 레벨 쉬프팅(level shifting)하여 제 1 내지 제 6 제어 신호(ctrl1<1:2>, ctrl2<1:2>, ctrl3<1:2>)를 생성한다. 예를 들어, 상기 제 1 및 제 2 제어 신호(ctrl1<1:2>) 각각은 상기 제 1 테스트 신호(Test1)를 상기 제 1 및 제 2 구동 전압(V_drv1, V_drv2)으로 레벨 쉬프팅한 신호이다. 상기 제 3 및 제 4 제어 신호(ctrl2<1:2>) 각각은 상기 제 2 테스트 신호(Test2)를 상기 제 1 및 제 2 구동 전압(V_drv1, V_drv2)으로 레벨 쉬프팅한 신호이다. 상기 제 5 및 제 6 제어 신호(ctrl3<1:2>) 각각은 상기 제 3 테스트 신 호(Test3)를 상기 제 1 및 제 2 구동 전압(V_drv1, V_drv2)으로 레벨 쉬프팅한 신호이다.
상기 펌핑 전압 생성부(200)는 상기 제 1 내지 제 6 제어 신호(ctrl1<1:2>, ctrl2<1:2>, ctrl3<1:2>), 제 1 내지 제 3 전달 신호(trans1~trans3) 및 오실레이터 신호(osc, oscb)에 응답하여 펌핑 동작을 수행하고 그 결과로 펌핑 전압(VPP)을 생성한다.
상기 제어 신호 생성부(100)는 도 3에 도시된 바와 같이, 제 1 내지 제 6 레벨 쉬프터(110~160)를 포함한다.
상기 제 1 레벨 쉬프터(110)는 상기 제 1 테스트 신호(Test1)를 상기 제 1 구동 전압(V_drv1) 레벨로 레벨 쉬프팅하여 상기 제 1 제어 신호(ctrl1<1>)를 생성한다.
상기 제 2 레벨 쉬프터(120)는 상기 제 2 테스트 신호(Test2)를 상기 제 1 구동 전압(V_drv1) 레벨로 레벨 쉬프팅하여 상기 제 3 제어 신호(ctrl2<1>)를 생성한다.
상기 제 3 레벨 쉬프터(130)는 상기 제 3 테스트 신호(Test3)를 상기 제 1 구동 전압(V_drv1) 레벨로 레벨 쉬프팅하여 상기 제 5 제어 신호(ctrl3<1>)를 생성한다.
상기 제 4 레벨 쉬프터(140)는 상기 제 1 테스트 신호(Test1)를 상기 제 2 구동 전압(V_drv2) 레벨로 레벨 쉬프팅하여 상기 제 2 제어 신호(ctrl1<2>)를 생성한다.
상기 제 5 레벨 쉬프터(150)는 상기 제 2 테스트 신호(Test2)를 상기 제 2 구동 전압(V_drv2) 레벨로 레벨 쉬프팅하여 상기 제 4 제어 신호(ctrl2<2>)를 생성한다.
상기 제 6 레벨 쉬프터(160)는 상기 제 3 테스트 신호(Test3)를 상기 제 2 구동 전압(V_drv2) 레벨로 레벨 쉬프팅하여 상기 제 6 제어 신호(ctrl3<2>)를 생성한다. 이때, 상기 제 2 구동 전압(V_drv2)은 상기 제 1 구동 전압(V_drv1) 레벨보다 높다.
상기 펌핑 전압 생성부(200)는 도 4에 도시된 바와 같이, 전압 인가부(210), 제 1 및 제 2 차지 펌프(220, 240), 제 1 펌핑 전압 출력부(230), 및 제 2 펌핑 전압 출력부(250)를 포함한다.
상기 전압 인가부(210)는 상기 제 1 전달 신호(trans1)가 인에이블되면 외부 전압(VDD)을 제 1 노드(node A)에 인가시킨다.
상기 전압 인가부(210)는 제 1 트랜지스터(N11)를 포함한다. 상기 제 1 트랜지스터(N11)는 게이트에 상기 제 1 전달 신호(trans1)를 입력 받고 드레인에 외부 전압(VDD)은 인가 받으며 소오스에 상기 제 1 노드(node A)가 연결된다.
상기 제 1 차지 펌프(220)는 상기 오실레이터(osc)의 하이 구간에서 제 1 부트 전압(V_boot1)을 생성하여 상기 제 1 노드(node A)에 인가시킨다.
상기 제 1 차지 펌프(220)는 제 1 커패시터(C11)를 포함한다. 상기 제 1 커패시터(C11)는 일단에 상기 오실레이터 신호(osc)를 입력 받고 타단에 상기 제 1 노드(node A)가 연결된다. 이때, 상기 제 1 커패시터(C11)의 타단에서 상기 제 1 부트 전압(V_boot1)이 출력된다.
상기 제 1 펌핑 전압 출력부(230)는 제 1 내지 제 3 연결부(231, 232, 233)를 포함한다.
상기 제 1 연결부(231)는 상기 제 1 제어 신호(ctrl1<1>)가 인에이블되면 선택되어지고 상기 제 2 전달 신호(trans2)가 인에이블되면 상기 제 1 노드(node A)와 제 2 노드(node B)를 연결시킨다.
상기 제 1 연결부(231)는 제 1 선택부(231-1), 및 제 1 전달부(231-2)를 포함한다.
상기 제 1 선택부(231-1)는 상기 제 1 제어 신호(ctrl1<1>)가 인에이블되면 상기 제 1 노드(node A)와 상기 제 1 전달부(231-2)를 연결시킨다.
상기 제 1 선택부(231-1)는 제 2 트랜지스터(N12)를 포함한다. 상기 제 2 트랜지스터(N12)는 게이트에 상기 제 1 제어 신호(ctrl1<1>)를 입력 받고 드레인에 상기 제 1 노드(node A)가 연결되며 소오스에 상기 제 1 전달부(231-2)가 연결된다.
상기 제 1 전달부(231-2)는 상기 제 2 전달 신호(trans2)가 인에이블되면 상기 제 1 선택부(231-1)와 상기 제 2 노드(node B)를 연결시킨다.
상기 제 1 전달부(231-2)는 제 3 트랜지스터(N13)를 포함한다. 상기 제 3 트랜지스터(N13)는 게이트에 상기 제 2 전달 신호(trans2)를 입력받고 드레인에 상기 제 1 선택부(231-1)가 연결되며 소오스에 상기 제 2 노드(node B)가 연결된다.
상기 제 2 연결부(232)는 상기 제 3 제어 신호(ctrl2<1>)가 인에이블되면 선 택되어지고 상기 제 2 전달 신호(trans2)가 인에이블되면 상기 제 1 노드(node A)와 상기 제 2 노드(node B)를 연결시킨다.
상기 제 2 연결부(232)는 제 2 선택부(232-1), 및 제 2 전달부(232-2)를 포함한다.
상기 제 2 선택부(232-1)는 상기 제 3 제어 신호(ctrl2<1>)가 인에이블되면 상기 제 1 노드(node A)와 상기 제 2 전달부(232-2)를 연결시킨다.
상기 제 2 선택부(232-1)는 제 4 트랜지스터(N14)를 포함한다. 상기 제 4 트랜지스터(N14)는 게이트에 상기 제 3 제어 신호(ctrl2<1>)를 입력 받고 드레인에 상기 제 1 노드(node A)가 연결되며 소오스에 상기 제 2 전달부(232-2)가 연결된다.
상기 제 2 전달부(232-2)는 상기 제 2 전달 신호(trans2)가 인에이블되면 상기 제 2 선택부(232-1)와 상기 제 2 노드(node B)를 연결시킨다.
상기 제 2 전달부(232-2)는 제 5 트랜지스터(N15)를 포함한다. 상기 제 5 트랜지스터(N15)는 게이트에 상기 제 2 전달 신호(trans2)를 입력받고 드레인에 상기 제 2 선택부(232-1)가 연결되며 소오스에 상기 제 2 노드(node B)가 연결된다.
상기 제 3 연결부(233)는 상기 제 5 제어 신호(ctrl3<1>)가 인에이블되면 선택되어지고 상기 제 2 전달 신호(trans2)가 인에이블되면 상기 제 1 노드(node A)와 상기 제 2 노드(node B)를 연결시킨다.
상기 제 3 연결부(233)는 제 3 선택부(233-1), 및 제 3 전달부(233-2)를 포함한다.
상기 제 3 선택부(233-1)는 상기 제 5 제어 신호(ctrl3<1>)가 인에이블되면 상기 제 1 노드(node A)와 상기 제 3 전달부(233-2)를 연결시킨다.
상기 제 3 선택부(233-1)는 제 6 트랜지스터(N16)를 포함한다. 상기 제 6 트랜지스터(N16)는 게이트에 상기 제 5 제어 신호(ctrl3<1>)를 입력 받고 드레인에 상기 제 1 노드(node A)가 연결되며 소오스에 상기 제 3 전달부(233-2)가 연결된다.
상기 제 3 전달부(233-2)는 상기 제 2 전달 신호(trans2)가 인에이블되면 상기 제 3 선택부(233-1)와 상기 제 2 노드(node B)를 연결시킨다.
상기 제 3 전달부(233-2)는 제 7 트랜지스터(N17)를 포함한다. 상기 제 7 트랜지스터(N17)는 게이트에 상기 제 2 전달 신호(trans2)를 입력받고 드레인에 상기 제 3 선택부(233-1)가 연결되며 소오스에 상기 제 2 노드(node B)가 연결된다.
상기 제 2 차지 펌프(240)는 반전된 상기 오실레이터(oscb)의 하이 구간에서 제 2 부트 전압(V_boot2)을 생성하여 상기 제 2 노드(node B)에 인가시킨다.
상기 제 2 차지 펌프(240)는 제 2 커패시터(C12)를 포함한다. 상기 제 2 커패시터(C12)는 일단에 상기 반전된 오실레이터 신호(oscb)를 입력 받고 타단에 상기 제 2 노드(node B)가 연결된다. 이때, 상기 제 2 커패시터(C12)의 타단에서 상기 제 2 부트 전압(V_boot2)이 출력된다.
상기 제 2 펌핑 전압 출력부(250)는 제 4 내지 제 6 연결부(251, 252, 253)를 포함한다.
상기 제 4 연결부(251)는 상기 제 2 제어 신호(ctrl1<2>)가 인에이블되면 선 택되어지고 상기 제 3 전달 신호(trans3)가 인에이블되면 상기 제 2 노드(node B)와 출력 노드(node_out)를 연결시킨다.
상기 제 4 연결부(251)는 제 4 선택부(251-1), 및 제 4 전달부(251-2)를 포함한다.
상기 제 4 선택부(251-1)는 상기 제 2 제어 신호(ctrl1<2>)가 인에이블되면 상기 제 2 노드(node B)와 상기 제 4 전달부(251-2)를 연결시킨다.
상기 제 4 선택부(251-1)는 제 8 트랜지스터(N18)를 포함한다. 상기 제 8 트랜지스터(N18)는 게이트에 상기 제 2 제어 신호(ctrl1<2>)를 입력 받고 드레인에 상기 제 2 노드(node B)가 연결되며 소오스에 상기 제 4 전달부(251-2)가 연결된다.
상기 제 4 전달부(251-2)는 상기 제 3 전달 신호(trans3)가 인에이블되면 상기 제 4 선택부(251-1)와 상기 출력 노드(node_out)를 연결시킨다.
상기 제 4 전달부(251-2)는 제 9 트랜지스터(N19)를 포함한다. 상기 제 9 트랜지스터(N19)는 게이트에 상기 제 3 전달 신호(trans3)를 입력받고 드레인에 상기 제 4 선택부(251-1)가 연결되며 소오스에 상기 출력 노드(node_out)가 연결된다.
상기 제 5 연결부(252)는 상기 제 4 제어 신호(ctrl2<2>)가 인에이블되면 선택되어지고 상기 제 3 전달 신호(trans3)가 인에이블되면 상기 제 2 노드(node B)와 상기 출력 노드(node_out)를 연결시킨다.
상기 제 5 연결부(252)는 제 5 선택부(252-1), 및 제 5 전달부(252-2)를 포함한다.
상기 제 5 선택부(252-1)는 상기 제 4 제어 신호(ctrl2<2>)가 인에이블되면 상기 제 2 노드(node B)와 상기 제 5 전달부(252-2)를 연결시킨다.
상기 제 5 선택부(252-1)는 제 10 트랜지스터(N20)를 포함한다. 상기 제 10 트랜지스터(N20)는 게이트에 상기 제 4 제어 신호(ctrl2<2>)를 입력 받고 드레인에 상기 제 2 노드(node B)가 연결되며 소오스에 상기 제 5 전달부(252-2)가 연결된다.
상기 제 5 전달부(252-2)는 상기 제 3 전달 신호(trans3)가 인에이블되면 상기 제 5 선택부(252-1)와 상기 출력 노드(node_out)를 연결시킨다.
상기 제 5 전달부(252-2)는 제 11 트랜지스터(N21)를 포함한다. 상기 제 11 트랜지스터(N21)는 게이트에 상기 제 3 전달 신호(trans3)를 입력받고 드레인에 상기 제 5 선택부(252-1)가 연결되며 소오스에 상기 출력 노드(node_out)가 연결된다.
상기 제 6 연결부(253)는 상기 제 6 제어 신호(ctrl3<2>)가 인에이블되면 선택되어지고 상기 제 3 전달 신호(trans3)가 인에이블되면 상기 제 2 노드(node B)와 상기 출력 노드(node_out)를 연결시킨다.
상기 제 6 연결부(253)는 제 6 선택부(253-1), 및 제 6 전달부(253-2)를 포함한다.
상기 제 6 선택부(253-1)는 상기 제 6 제어 신호(ctrl3<2>)가 인에이블되면 상기 제 2 노드(node B)와 상기 제 6 전달부(253-2)를 연결시킨다.
상기 제 6 선택부(253-1)는 제 12 트랜지스터(N22)를 포함한다. 상기 제 12 트랜지스터(N22)는 게이트에 상기 제 6 제어 신호(ctrl3<2>)를 입력 받고 드레인에 상기 제 2 노드(node B)가 연결되며 소오스에 상기 제 6 전달부(253-2)가 연결된다.
상기 제 6 전달부(253-2)는 상기 제 3 전달 신호(trans3)가 인에이블되면 상기 제 6 선택부(253-1)와 상기 출력 노드(node_out)를 연결시킨다. 상기 출력 노드(node_out)에서 펌핑 전압(VPP)이 출력된다.
상기 제 6 전달부(253-2)는 제 13 트랜지스터(N23)를 포함한다. 상기 제 13 트랜지스터(N23)는 게이트에 상기 제 3 전달 신호(trans3)를 입력받고 드레인에 상기 제 6 선택부(253-1)가 연결되며 소오스에 상기 출력 노드(node_out)가 연결된다. 이때, 상기 제 1 구동 전압(V_drv1)의 레벨은 인에이블된 상기 제 2 전달 신호(trans2)의 전압 레벨과 동일하다. 또한 상기 제 2 구동 전압(V_drv2)의 레벨은 인에이블된 상기 제 3 전달 신호(trans3)의 레벨과 동일하다. 상기 제 2 구동 전압(V_drv2)은 상기 제 1 구동 전압(V_drv1)의 레벨과 동일하다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 펌핑 전압 생성 회로는 다음과 같이 동작한다.
테스트시 제 1 내지 제 3 테스트 신호(Test1~Test3)에 의해 본 발명의 실시예에 따른 펌핑 전압 생성 회로는 펌핑 전압(VPP)의 생성 노드가 변한다.
즉, 상기 제 1 테스트 신호(Test1)를 인에이블시키면 제 1 노드(node A)와 제 2 노드(node B)가 제 1 연결부(231)를 통하여 연결된다. 또한 상기 제 2 노드(node B)와 출력 노드(node_out)가 제 4 연결부(251)를 통하여 연결된다.
한편, 상기 제 2 테스트 신호(Test2)를 인에이블시키면 상기 제 1 노드(node A)와 상기 제 2 노드(node B)가 제 2 연결부(232)를 통하여 연결된다. 상기 제 2 노드(node B)와 상기 출력 노드(node_out)가 제 5 연결부(252)를 통하여 연결된다.
또한, 상기 제 3 테스트 신호(Test3)를 인에이블시키면 상기 제 1 노드(node A0와 상기 제 2 노드(node B)가 제 3 연결부(233)를 통하여 연결된다. 상기 제 2 노드(node B)와 상기 출력 노드(node_out)가 제 6 연결부(253)를 통하여 연결된다.
만약, 상기 제 1 테스트 신호(Test1)가 인에이블되면 본 발명의 실시예에 따른 반도체 메모리 장치의 펌핑 전압 생성 회로는 다음과 같이 동작한다.
제 1 전달 신호(trans1)가 인에이블되면 외부 전압(VDD)은 상기 제 1 노드(node A)로 인가된다. 따라서 상기 제 1 노드(node A)의 전압은 외부 전압(VDD) 레벨이 된다. 상기 제 1 노드(node A)의 전압 레벨이 외부 전압(VDD) 레벨이 되면 상기 제 1 전달 신호(trans1)는 디스에이블된다.
상기 제 1 전달 신호(trans1)가 디스에이블되는 타이밍에 상기 제 1 차지 펌프(220)는 오실레이터 신호(osc)에 응답하여 제 1 부트 전압(V_boot1)을 생성하고 제 1 노드(node A)에 상기 제 1 부트 전압(V_boot1)을 인가시킨다. 따라서 상기 제 1 노드(node A)의 전압 레벨은 외부 전압(VDD)+ 제 1 부트 전압(V_boot1) 레벨이 된다.
상기 제 1 테스트 신호(Test1)가 인에이블된 상태이므로 제 2 전달 신호(trans2)가 인에이블되면 상기 제 1 연결부(231)를 통하여 상기 제 1 노드(node A)와 상기 제 2 노드(node B)는 연결된다. 결국, 상기 제 2 전달 신호(trans2)가 인에이블되면 상기 제 2 노드(node B)는 상기 제 1 노드(node A)의 전압 레벨과 동일해 진다.
상기 제 2 노드(node B)의 전압 레벨이 상기 제 1 노드(node A)의 전압 레벨과 동일해지면 상기 제 2 전달 신호(trans2)는 디스에이블된다. 상기 제 2 전달 신호(trans2)가 디스에이블되는 타이밍에 상기 제 2 차지 펌프(240)는 반전된 상기 오실레이터 신호(oscb)에 응답하여 제 2 부트 전압(V_boot2)을 생성하고 상기 제 2 노드(node B)에 인가시킨다. 따라서 상기 제 2 노드(node B)의 전압 레벨은 외부 전압(VDD)+ 제 1 부트 전압(V_boot1)+ 제 2 부트 전압(V_boot2) 레벨이 된다.
상기 제 1 테스트 신호(Test1)가 인에이블된 상태이므로 제 3 전달 신호(trans3)가 인에이블되면 상기 제 4 연결부(251)를 통하여 상기 제 2 노드(node B)와 출력 노드(node_out)가 연결된다. 따라서 상기 출력 노드(node_out)의 전압 레벨은 외부 전압(VDD)+ 제 1 부트 전압(V_boot1)+ 제 2 부트 전압(V_boot2) 레벨이 된다. 이때, 상기 제 1 부트 전압(V_boot1)과 상기 제 2 부트 전압(V_boot2)의 레벨이 외부 전압(VDD)의 레벨과 동일하다면, 상기 출력 노드(node_out)의 전압 레벨은 3*외부 전압(VDD) 레벨이 된다. 상기 출력 노드(node_out)에서 펌핑 전압(VPP)이 출력된다.
본 발명의 실시예에 따른 반도체 메모리 장치의 펌핑 전압 생성 회로는 상기 제 2 테스트 신호(Test2)가 인에이블되면 상기 제 2 연결부(232) 및 상기 제 5 연결부(252)를 통하여 상기 펌핑 전압(VPP)을 생성하고, 상기 제 3 테스트 신호(Test3)가 인에이블되면 상기 제 3 연결부(233) 및 제 6 연결부(253)를 통하여 상기 펌핑 전압(VPP)을 생성한다. 또한 상기 제 1 및 제 2 테스트 신호(Test1, Test2)를 동시에 인에이블시켜 상기 제 1 및 제 2 연결부(231, 232), 및 상기 제 4 및 제 5 연결부(251, 252)로 상기 펌핑 전압(VPP)을 생성할 수도 있다. 이처럼 본 발명의 실시예에 따른 반도체 메모리 장치의 펌핑 전압 생성 회로는 상기 제 1 노드(node_a)와 상기 제 2 노드(node_b)를 연결하는 연결부의 개수, 및 상기 제 2 노드(node_b)와 상기 출력 노드(node_out)를 연결하는 연결부의 개수를 제어하여 상기 펌핑 전압(VPP)을 생성할 수도 있다.
상기 제 1 내지 제 6 연결부(231~233, 251~253)를 구성하는 트랜지스터(N12~N23)의 사이즈를 서로 다르게 설계하여 상기와 같은 펌핑 전압(VPP)을 생성하는 테스트를 실행하면, 그 중 펌핑 전압(VPP)을 생성하는 가장 효율적인 연결부를 찾을 수 있다. 또한 가장 효율적인 연결부가 선택되면 그 연결부를 선택하는 테스트 신호의 레벨을 퓨즈 커팅을 통하여 고정시킨다.
따라서 본 발명에 따른 반도체 메모리 장치의 펌핑 전압 생성 회로는 공정상의 변화로 트랜지스터의 사이즈가 변하더라도, 테스트 신호를 이용하여 펌핑 전압이 생성되는 노드를 선택적으로 선택할 수 있어 설계시 목표로 했던 펌핑 전압 생성 효율을 만족시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 펌핑 전압 생성 회로의 상세 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 펌핑 전압 생성 회로의 구성도,
도 3은 도 2의 제어 신호 생성부의 상세 구성도,
도 4는 도 2의 펌핑 전압 생성부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제어 신호 생성부 200: 펌핑 전압 생성부

Claims (17)

  1. 테스트 신호의 전압 레벨을 제 1 구동 전압 레벨로 레벨 쉬프팅한 제 1 제어 신호를 생성하는 제어 신호 생성부;
    제 1 전달 신호에 응답하여 제 1 노드에 외부 전압을 인가시키는 전압 인가부;
    오실레이터 신호에 응답하여 상기 제 1 노드의 전압 레벨을 제 1 소정 전압 레벨만큼 상승시키는 제 1 차지 펌프; 및
    상기 제 1 제어 신호에 따라 제 1 연결부 또는 제 2 연결부 중 적어도 하나이상의 연결부를 선택하여 제 2 전달 신호가 인에이블되면 선택된 연결부로 상기 제 1 노드와 제 2 노드를 연결시키는 제 1 펌핑 전압 출력부를 포함하며,
    상기 제 2 노드에서 제 1 펌핑 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  2. 제 1 항에 있어서,
    인에이블된 상기 제 2 전달 신호의 전압 레벨은 인에이블된 상기 제 1 전달 신호의 전압 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 제 1 구동 전압 레벨은 인에이블된 상기 제 2 전달 신호의 전압 레벨과 동일한 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  4. 제 3 항에 있어서,
    상기 제어 신호 생성부는
    상기 테스트 신호를 상기 제 1 구동 전압 레벨로 레벨 쉬프팅하여 인에이블된 상기 제 1 제어 신호의 전압 레벨이 인에이블된 상기 제 2 전달 신호의 전압 레벨과 동일하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  5. 제 4 항에 있어서,
    상기 제어 신호 생성부는
    상기 테스트 신호를 상기 제 1 구동 전압 레벨로 레벨 쉬프팅하여 상기 제 1 제어 신호를 생성하는 레벨 쉬프터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  6. 제 1 항에 있어서,
    상기 제 1 연결부는
    상기 제 1 제어 신호에 응답하여 상기 제 1 노드의 전압을 출력하는 선택부, 및
    상기 제 2 전달 신호에 응답하여 상기 선택부의 출력을 상기 제 2 노드에 출력하는 전달부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  7. 제 6 항에 있어서,
    상기 선택부 및 전달부는
    트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  8. 제 1 항에 있어서,
    상기 제 2 연결부는
    상기 제 1 제어 신호에 응답하여 상기 제 1 노드의 전압을 출력하는 선택부, 및
    상기 제 2 전달 신호에 응답하여 상기 선택부의 출력을 상기 제 2 노드에 출력하는 전달부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  9. 제 8 항에 있어서,
    상기 선택부, 및 전달부는
    트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회 로.
  10. 제 1 항에 있어서,
    상기 제어 신호 생성부는
    상기 테스트 신호의 전압 레벨을 제 2 구동 전압 레벨로 레벨 쉬프팅한 제 2 제어 신호를 추가로 생성하고,
    반전된 상기 오실레이터 신호에 응답하여 상기 제 2 노드의 전압 레벨을 제 2 소정 레벨만큼 상승시키는 제 2 차지 펌프, 및
    상기 제 2 제어 신호에 따라 제 3 연결부 또는 제 4 연결부 중 적어도 하나이상의 연결부를 선택하여 제 3 전달 신호가 인에이블되면 선택된 연결부로 상기 제 2 노드와 제 3 노드를 연결시키는 제 2 펌핑 전압 출력부를 더 포함하며,
    상기 제 3 노드에서 제 2 펌핑 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  11. 제 10 항에 있어서,
    상기 제 2 구동 전압은 상기 제 1 구동 전압 레벨보다 높고 상기 제 2 구동 전압 레벨은 인에이블된 상기 제 3 전달 신호의 전압 레벨과 동일한 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  12. 제 10 항에 있어서,
    상기 제 3 연결부, 및 상기 제 4 연결부 각각은
    상기 제 2 제어 신호에 응답하여 상기 제 2 노드의 전압을 출력하는 선택부, 및
    상기 제 3 전달 신호에 응답하여 상기 선택부의 출력을 상기 제 3 노드에 출력하는 전달부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  13. 제 12 항에 있어서,
    상기 선택부, 및 전달부는
    트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 회로.
  14. 제 1 전달 신호에 응답하여 제 1 노드에 외부 전압을 인가시키는 전압 인가 단계;
    오실레이터 신호에 응답하여 상기 제 1 노드의 전압 레벨을 제 1 소정 전압 레벨만큼 상승시키는 제 1 펌핑 단계;
    테스트시 테스트 신호에 응답하여 제 1 연결부 또는 제 2 연결부 중 적어도 하나이상의 연결부를 선택하고 제 2 전달 신호가 인에이블되면 선택된 연결부로 상기 제 1 노드와 제 2 노드에 연결시키는 제 1 선택 단계; 및
    테스트 종료 이후 퓨즈 커팅에 따라 상기 제 1 연결부 또는 상기 제 2 연결 부를 고정시켜 상기 제 1 노드와 상기 제 2 노드를 연결시키는 제 1 고정 단계를 포함하며,
    상기 제 2 노드에서 제 1 펌핑 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 방법.
  15. 제 14 항에 있어서,
    상기 제 1 선택 단계는
    상기 테스트 신호를 상기 제 2 전달 신호의 전압 레벨로 레벨 쉬프팅시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 방법.
  16. 제 14 항에 있어서,
    반전된 상기 오실레이터 신호에 응답하여 상기 제 2 노드의 전압을 제 2 소정 전압 레벨만큼 상승시키는 제 2 펌핑 단계,
    테스트시 상기 테스트 신호에 응답하여 제 3 연결부 또는 제 4 연결부 중 적어도 하나이상의 연결부를 선택하고 제 3 전달 신호가 인에이블되면 선택된 연결부로 상기 제 2 노드와 제 3 노드를 연결시키는 제 2 선택 단계, 및
    테스트 종료 이후 상기 퓨즈 커팅에 따라 상기 제 3 연결부 또는 상기 제 4 연결부를 고정시켜 상기 제 2 노드와 상기 제 3 노드를 연결시키는 제 2 고정 단계를 더 포함하며,
    상기 제 3 노드에서 제 2 펌핑 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 방법.
  17. 제 16 항에 있어서,
    상기 제 2 선택 단계는
    상기 테스트 신호를 상기 제 3 전달 신호의 전압 레벨로 레벨 쉬프팅시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 펌핑 전압 생성 방법.
KR1020080043022A 2008-05-08 2008-05-08 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법 KR100902060B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080043022A KR100902060B1 (ko) 2008-05-08 2008-05-08 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법
US12/340,849 US8036047B2 (en) 2008-05-08 2008-12-22 Circuit and method for generating pumping voltage in semiconductor memory apparatus and semiconductor memory apparatus using the same
US13/270,175 US8441867B2 (en) 2008-05-08 2011-10-10 Circuit and method for generating pumping voltage in semiconductor memory apparatus and semiconductor memory apparatus using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080043022A KR100902060B1 (ko) 2008-05-08 2008-05-08 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법

Publications (1)

Publication Number Publication Date
KR100902060B1 true KR100902060B1 (ko) 2009-06-15

Family

ID=40982565

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080043022A KR100902060B1 (ko) 2008-05-08 2008-05-08 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법

Country Status (2)

Country Link
US (2) US8036047B2 (ko)
KR (1) KR100902060B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010039045A (ko) * 1999-10-28 2001-05-15 윤종용 플래시 메모리 장치의 고전압 발생기
KR20070038676A (ko) * 2005-10-06 2007-04-11 주식회사 하이닉스반도체 반도체 메모리 장치의 펌프 제어회로

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04255989A (ja) 1991-02-07 1992-09-10 Mitsubishi Electric Corp 半導体記憶装置および内部電圧発生方法
JPH09162713A (ja) * 1995-12-11 1997-06-20 Mitsubishi Electric Corp 半導体集積回路
KR100273208B1 (ko) * 1997-04-02 2000-12-15 김영환 반도체메모리장치의고효율전하펌프회로
KR100243295B1 (ko) 1997-06-26 2000-02-01 윤종용 반도체장치의 백 바이어스 발생기 및 그 발생방법
JP3713401B2 (ja) * 1999-03-18 2005-11-09 株式会社東芝 チャージポンプ回路
JP2002261239A (ja) * 2001-02-28 2002-09-13 Sharp Corp 不揮発性半導体メモリ装置の昇圧回路
US6654296B2 (en) * 2001-07-23 2003-11-25 Samsung Electronics Co., Ltd. Devices, circuits and methods for dual voltage generation using single charge pump
KR100520138B1 (ko) 2002-11-28 2005-10-10 주식회사 하이닉스반도체 펌핑전압 발생장치
US7605579B2 (en) * 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010039045A (ko) * 1999-10-28 2001-05-15 윤종용 플래시 메모리 장치의 고전압 발생기
KR20070038676A (ko) * 2005-10-06 2007-04-11 주식회사 하이닉스반도체 반도체 메모리 장치의 펌프 제어회로

Also Published As

Publication number Publication date
US20120032724A1 (en) 2012-02-09
US8036047B2 (en) 2011-10-11
US8441867B2 (en) 2013-05-14
US20090279368A1 (en) 2009-11-12

Similar Documents

Publication Publication Date Title
CN106448540B (zh) 显示面板、移位寄存器电路以及驱动方法
US7449917B2 (en) Level shifting circuit for semiconductor device
US7282986B2 (en) Negative voltage generator circuit
US7795946B2 (en) Level shifter capable of improving current drivability
US9843325B2 (en) Level shifter and parallel-to-serial converter including the same
JP2020129425A (ja) ランダム・アクセス・メモリ及び関連する回路、方法及びシステム
US20080164926A1 (en) Duty cycle correction circuit employing sample and hold charge pumping method
US20080001628A1 (en) Level conversion circuit
CN102487244B (zh) 高电压发生器和产生高电压的方法
JP4674305B2 (ja) 集積回路装置のデータバス電荷共有技術
KR100902060B1 (ko) 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법
US9225240B2 (en) Charge pump utilizing external clock signal
CN106200734A (zh) 电压生成装置
KR100915834B1 (ko) 반도체 메모리 장치의 펌핑 전압 생성 회로
KR100439026B1 (ko) 고전압 발생회로 및 방법
CN106341118B (zh) 电平变换器电路
KR100251987B1 (ko) 하나의 회로로 형성된 포지티브 및 네거티브 차지펌프로 사용이 가능한 차지펌핑회로
US6850110B2 (en) Voltage generating circuit and method
KR100746616B1 (ko) 스윙폭조절회로 및 이를 이용한 고전압 펌핑회로
US20180302066A1 (en) Voltage level shifter
KR100418719B1 (ko) 플래쉬 메모리 장치의 펌핑 회로
CN109842294B (zh) 四相电荷泵电路
CN103093813B (zh) 半导体器件
US10193646B2 (en) Bandwidth extension for true single-phase clocked multiplexer
CN106208678B (zh) 一种电荷泵及存储器

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120524

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee