KR20010039045A - 플래시 메모리 장치의 고전압 발생기 - Google Patents
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Abstract
본 발명에 따른 플래시 메모리 장치의 고전압 발생기는 기준 전압 발생기, 테스트 모드 검출기, 워드 라인 전압 발생기 및 비트 라인 전압 발생기를 포함한다. 상기 워드 라인 및 비트 라인 전압 발생기들 각각은 챠지 펌프, 전압 분배기, 스위치 회로, 비교기 그리고 전압 조절 및 제어기를 포함한다. 본 발명에 따른 고전압 발생기는 테스트 동작 동안에 상기 테스트 모드 검출기로부터의 제 1 및 제 2 제어 신호들에 응답해서 상기 기준 전압 발생기로부터의 제 1 기준 전압과 테스트 패드들로부터의 제 2 및 제 3 기준 전압들을 선택적으로 받아들이고, 상기 기준 전압들에 대응되는 전압 레벨들을 가지는 제 1 및 제 2 고전압들을 출력한다. 이와 같이, 본 발명에 따른 플래시 메모리 장치의 고전압 발생기가 테스트 패드들을 통해 입력되는 제 1 및 제 2 기준 전압들에 대응되는 제 1 및 제 2 고전압들을 출력함으로써, 플래시 메모리 장치의 프로그램 및 독출 특성에 요구되는 전압 레벨을 갖는 고전압들이 출력된다.
Description
본 발명은 플래시 메모리 장치에 관한 것으로서, 더 구체적으로는 플래시 메모리 장치의 워드 라인 및 비트 라인 전압을 발생하는 고전압 발생기에 관한 것이다.
도 1을 참조하면, 플래시 메모리 셀은 반도체 기판(2)위에 소오스(source; 3) - 드레인(drain; 4) 사이에 형성되는 전류 경로(current pass) 및 상기 반도체 기판(2)위에 소정의 두께(약 100Å)를 가지는 절연막들(7, 9)을 사이에 두고 형성되는 플로팅 게이트(floating gate; 6)와 제어 게이트(control gate; 8)로 구성된다. 상기 플래시 메모리 셀의 프로그램(program)은 아래의 [표]와 같이 소오스 영역(3)과 반도체 기판 즉 벌크 영역(2)을 접지시키고, 제어 게이트(8)에 양의 고전압(program voltage; Vpgm, 예를 들어, 약 10V ∼ 20V)을 인가하고 그리고 드레인 영역(4)에 프로그램하기 위한 전압(예를 들어, 약 5V ∼ 6V)을 인가하여 핫 캐리어(hot carrier)들을 발생시킴으로써 이루어진다. 상기 핫 캐리어들은 제어 게이트(8)에 인가되는 고전압(Vpgm)의 전계(electric field)에 의해 벌크 영역(2)의 전자들이 플로팅 게이트(6)에 축적되고, 드레인 영역(4)에 공급되는 전하들이 누적되어 발생된다. 상기 플래시 메모리 셀들이 프로그램되면, 플래시 메모리 셀들은 소정의 프로그램 전압 산포(예를 들어, 약 6V ∼ 7V)의 프로그램 드레솔드 전압(program threshold voltage)을 가지게 된다.
상기 플래시 메모리 셀의 소거(erase)는 아래의 [표]와 같이 제어 게이트(8)에 음의 고전압(erase voltage; Vera, 예를 들어, 약 -10V ∼ -20V)을 인가하고, 벌크 영역(2)에 소정의 전압(예를 들어, 약 5V)을 인가하여 F-N 터널링(Fowler-Nordheim tunneling) 현상을 유발시킴으로써 이루어지며, 상기 플래시 메모리 셀들은 벌크 영역(2)을 공유하는 섹터 단위로 소거된다. 상기 F-N 터널링은 플로팅 게이트(6)에 축적된 전자들을 소오스 영역(3)으로 방출시킴으로써, 플래시 메모리 셀들이 소정의 전압 산포(예를 들어, 약 1V ∼ 3V)의 소거 드레솔드 전압(erase threshold voltage)을 가지게 한다.
상기 프로그램 동작에 의해 드레솔드 전압이 높아진 플래시 메모리 셀은 독출 동작시, 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고, 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되어 온(on)된 것처럼 보인다.
[표1]
동 작 모 드 | Vg | Vd | Vs | Vb |
프 로 그 램 | + 10V | + 5V ∼ + 6V | 0V | 0V |
소 거 | - 10V | Floating | Floating | + 6V |
소 거 정 정 | + 3V | + 5V ∼ + 6V | 0V | 0V |
독 출 | + 4.5V | +1V | 0V | 0V |
상기 플래시 메모리 셀들은 플래시 메모리 어레이의 구성에 있어서, 고집적화를 위해 상기 벌크 영역(2)을 공유하도록 구성되므로, 하나의 섹터(sector)에 포함되는 플래시 메모리 셀들은 동시에 소거된다. 이때, 섹터내의 모든 플래시 메모리 셀들이 동시에 소거되면, 플래시 메모리 셀들 각각이 가지는 드레솔드 전압에 대한 균일성(uniformity)으로 인해서, 플래시 메모리 셀들 중 일부가 소거 드레솔드 전압 산포를 벗어나게 된다. 소거 드레솔드 전압 산포를 벗어나 플래시 메모리 셀들 중에서 '0V'이하의 드레솔드 전압을 가지는 플래시 메모리 셀들을 과소거 메모리 셀(over erase memory cell)이라 하며, 이를 위해 과소거된 플래시 메모리 셀의 드레솔드 전압을 소거 드레솔드 전압 산포 내로 분포시키는 일련의 수정 동작(over erase repair; 과소거 정정)이 수행되어야 한다.
도 2를 참조하면, 상기 프로그램 전압(Vpgm), 소거 전압(Vera) 그리고 독출 전압(Vrea)은 플래시 메모리 장치 내의 고전압 발생기에서 발생된다. 상기 고전압 발생기는 도 2와 같이, 기준 전압 발생기(10), 워드 라인 전압 발생기(30) 그리고 비트 라인 전압 발생기(50)로 구성된다. 상기 기준 전압 발생기(10)는 소정 전압 레벨을 가지는 기준 전압(Vref)을 발생한다. 상기 워드 라인 및 비트 라인 전압 발생기들(30, 50) 각각은 챠지 펌프(31, 51), 전압 분배기(33, 53), 비교기(35, 55) 그리고 전압 조절 및 제어기(37, 57)로 구성되며, 소정의 전압 레벨들을 가지는 워드 라인 및 비트 라인 전압들(VWL, VBL)을 출력한다.
그런데, 상기 워드 라인 및 비트 라인 전압들(VWL, VBL)은 테스트 동작 동안에 특정 공정으로 제작된 플래시 메모리 셀들을 테스트한 결과로 그 전압 레벨들이 결정된다. 그러나, 상기한 방법으로 결정된 워드 라인 및 비트 라인 전압들(VWL, VBL)이 실제의 플래시 메모리 칩에서 사용될 때에는 칩의 고집적화에 따라 큰 오차가 발생되므로, 실제의 칩에서 발생되는 오차를 측정하는 필요성이 대두되었다. 이러한 필요성에 따라, 도 3과 같이 워드 라인 전압 발생기(30) 및 비트 라인 전압 발생기(50) 내의 전압 분배기(33, 53)의 퓨즈를 이용하여 기준 전압(Vref)과 비교되는 분배 전압(Vdiv)의 전압 레벨을 가변시키는 방법이 사용되었다.
도 3 및 도 4를 참조하면, 상기 전압 분배기(33/53)는 저항들(R1, R2, ..., R5, R6), 퓨즈들(F1, F2, F3, F4) 및 MOS 트랜지스터(M1)로 구성되며, 테스트 동작 및 정상 동안에 챠지 펌프(31/51)로부터의 펌핑 전압(Vpump1/ Vpump2)을 분배한 분배 전압(Vdiv1/ Vdiv2)을 출력한다. 상기 분배 전압(Vdiv1/ Vdiv2)은 퓨즈들(F1, F2, F3, F4) 중 어느 퓨즈가 커팅되는 지와 도 4와 같이 기준 전압(Vref)의 전압 레벨에 따라 그 전압 레벨이 결정되며, 퓨즈들(F1, F2)이 커팅될 때보다 퓨즈들(F3, F4)이 커팅될 때, 상기 분배 전압(Vdiv1/ Vdiv2)의 전압 레벨이 낮아진다. 이때, 상기 저항들(R1, R2, ..., R5, R6)의 저항 값은 시뮬레이션에서 측정된 워드 라인 및 비트 라인 전압들(VWL, VBL)을 약 10 ∼ 20% 정도로 조절할 수 있는 크기를 갖는다.
그러나, 상기한 바와 같은 전압 분배기(33, 53)를 이용한 워드 라인 및 비트 라인 전압들(VWL, VBL)의 조절은 몇 가지 문제점을 갖는다. 첫 번째 문제점은 상기 저항들(R1, R2, ..., R5, R6)의 수가 한정되기 때문에, 상기 분배 전압(Vdiv1/ Vdiv2)을 다양하게 변화시킬 수 없다는 점이다. 두 번째 문제점은 상기 분배 전압(Vdiv1/ Vdiv2)을 변화시키기 위해서는 퓨즈들(F1, F2, F3, F4) 중 하나를 커팅해야 되므로, 일단 퓨즈가 커팅되면 동일한 칩 내에서 상기 분배 전압(Vdiv1/ Vdiv2)을 다른 전압 레벨로 변화시키기가 어렵기 때문에, 다른 칩을 이용하여 상기 워드 라인 및 비트 라인 전압들(VWL, VBL)을 측정해야 한다는 점이다.
그리고, 세 번째 문제점은 상기 분배 전압(Vdiv1/ Vdiv2)을 변화시키기 위해서는 퓨즈들(F1, F2, F3, F4) 중 하나를 커팅해야 되므로, 이에 따른 테스트 시간이 증가되는 문제점이 발생된다. 물론, 상기 분배 전압(Vdiv1/ Vdiv2)을 다양하게 변화시키기 위해서 상기 저항들(R1, R2, ..., R5, R6) 및 퓨즈들(F1, F2, F3, F4)의 수를 증가시킬 수도 있지만, 이러한 방법은 칩의 면적을 증가시키는 요인이 되므로, 반도체 칩의 고집적화의 추세에 역류하는 바람직하지 않은 방법이다.
본 발명의 목적은 테스트 동작 동안에 요구되는 워드 라인 및 비트 라인 전압들을 발생하는 플래시 메모리 장치의 고전압 발생기를 제공하는 것이다.
도 1은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도;
도 2는 일반적인 플래시 메모리 장치 내에 구비되는 고전압 발생기의 구성을 보여주는 블록도;
도 3은 도 2의 전압 분배기의 회로 구성을 보여주는 회로도;
도 4는 도 2의 고전압 발생기로부터 출력되는 고전압의 특성을 보여주는 파형도 및;
도 5는 본 발명에 따른 고전압 발생기의 구조를 보여주는 블록도이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 100 : 기준 전압 발생기 30, 300 : 워드 라인 전압 발생기
50, 500 : 비트 라인 전압 발생기
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 플래시 메모리 장치의 고전압 발생기는 소정의 전압 레벨을 가지는 제 1 기준 전압을 발생하는 기준 전압 발생 수단과; 테스트 동작 동안에 테스트 모드를 검출하여, 이를 알리는 제 1 및 제 2 제어 신호들을 출력하는 테스트 모드 검출 수단과; 외부로부터의 제 2 기준 전압을 받아들이는 제 1 테스트 패드와; 외부로부터의 제 3 기준 전압을 받아들이는 제 2 테스트 패드와; 상기 제 1 제어 신호에 응답해서 상기 제 1 기준 전압과 제 2 기준 전압 중 어느 하나를 선택적으로 받아들여서 이에 대응되는 제 1 고전압을 워드 라인 전압으로서 발생하는 제 1 고전압 발생 수단 및; 상기 제 2 제어 신호에 응답해서 상기 제 1 기준 전압과 상기 제 2 기준 전압 중 어느 하나를 선택적으로 받아들여서 상기 제 1 고전압보다 낮은 전압 레벨을 가지는 제 2 고전압을 비트 라인 전압으로서 발생하는 제 2 고전압 발생 수단을 포함한다.
여기서, 상기 제 1 고전압 발생 수단은 제 1 전압 제어 신호에 응답해서 소정의 전압 레벨을 가지는 제 1 펌핑 전압을 출력하는 챠지 펌프와, 상기 챠지 펌프로부터의 상기 제 1 펌핑 전압을 전압 분배한 제 1 분배 전압을 출력하는 전압 분배기와, 상기 테스트 모드 검출 수단으로부터의 상기 제 1 제어 신호에 응답해서 상기 제 1 및 제 2 기준 전압들의 전류 경로들을 스위칭하는 스위치 회로와, 상기 스위치 회로로부터의 상기 제 1 및 제 2 기준 전압들 중 하나와 상기 전압 분배기로부터의 제 1 분배 전압을 비교한 제 1 비교 신호를 출력하는 비교기 및, 상기 챠지 펌프로부터의 상기 제 1 펌핑 전압을 받아들이고, 상기 비교기로부터의 상기 제 1 비교 신호에 응답해서 상기 제 1 펌핑 전압을 상기 워드 라인 전압으로서 출력하고 그리고 상기 제 1 펌핑 전압의 전압 레벨을 조절하기 위한 상기 제 1 전압 제어 신호를 출력하는 전압 조절 및 제어기를 포함한다.
그리고, 상기 제 2 고전압 발생 수단은 제 2 전압 제어 신호에 응답해서 소정의 전압 레벨을 가지는 제 2 펌핑 전압을 출력하는 챠지 펌프와, 상기 챠지 펌프로부터의 상기 제 2 펌핑 전압을 전압 분배한 제 2 분배 전압을 출력하는 전압 분배기와, 상기 테스트 모드 검출 수단으로부터의 상기 제 2 제어 신호에 응답해서 상기 제 1 및 제 3 기준 전압들의 전류 경로들을 스위칭하는 스위치 회로와, 상기 스위치 회로로부터의 상기 제 1 및 제 3 기준 전압들 중 하나와 상기 전압 분배기로부터의 제 2 분배 전압을 비교한 제 2 비교 신호를 출력하는 비교기 및, 상기 챠지 펌프로부터의 상기 제 2 펌핑 전압을 받아들이고, 상기 비교기로부터의 상기 제 2 비교 신호에 응답해서 상기 제 2 펌핑 전압을 상기 비트 라인 전압으로서 출력하고 그리고 상기 제 2 펌핑 전압의 전압 레벨을 조절하기 위한 상기 제 2 전압 제어 신호를 출력하는 전압 조절 및 제어기를 포함한다.
(작용)
이와 같은 장치에 의해서, 다양하게 변화 가능한 기준 전압을 테스트 패드를 통해 선택적으로 고전압 발생기로 선택적으로 제공함으로써, 고전압 발생기로부터 요구되는 전압 레벨을 갖는 워드 라인 및 비트 라인 전압들이 발생된다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 5에 의거하여 상세히 설명한다.
도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치의 고전압 발생기는 기준 전압 발생기(100), 테스트 모드 검출기(200), 워드 라인 전압 발생기(300) 및 비트 라인 전압 발생기(500)를 포함한다. 상기 워드 라인 및 비트 라인 전압 발생기들(300, 500) 각각은 챠지 펌프(310, 510), 전압 분배기(330, 530), 스위치 회로(340, 540), 비교기(350, 550) 그리고 전압 조절 및 제어기(370, 570)를 포함한다. 본 발명에 따른 고전압 발생기는 테스트 동작 동안에 상기 테스트 모드 검출기(200)로부터의 제 1 및 제 2 제어 신호들(CON1, CON2)에 응답해서 상기 기준 전압 발생기(100)로부터의 제 1 기준 전압(Vref1)과 테스트 패드들(710, 720)로부터의 제 2 및 제 3 기준 전압들(Vref2, Vref3)을 선택적으로 받아들이고, 상기 기준 전압들(Vref1, Vref2, Vref3)에 대응되는 전압 레벨들을 가지는 워드 라인 및 비트 라인 전압들(VWL, VBL)을 출력한다. 이와 같이, 본 발명에 따른 플래시 메모리 장치의 고전압 발생기가 테스트 패드들(710, 720)을 통해 입력되는 제 1 및 제 2 기준 전압들(Vref1, Vref2)에 대응되는 워드 라인 및 비트 라인 전압들(VWL, VBL)을 출력함으로써, 플래시 메모리 장치의 프로그램 및 독출 특성에 요구되는 전압 레벨을 갖는 워드 라인 및 비트 라인 전압들(VWL, VBL)이 출력된다.
도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치의 고전압 발생기는 기준 전압 발생기(100), 테스트 모드 검출기(200), 워드 라인 전압 발생기(300) 및 비트 라인 전압 발생기(500)를 포함한다. 상기 기준 전압 발생기(100)는 소정의 전압 레벨을 가지는 제 1 기준 전압(Vref1)을 출력한다. 상기 테스트 모드 검출기(200)는 외부로부터의 테스트 모드 신호(test mode signal; TMS)에 응답해서 테스트 모드를 알리는 제 1 및 제 2 제어 신호들(CON1, CON2)을 출력한다.
상기 워드 라인 전압 발생기(300)는 챠지 펌프(310), 전압 분배기(330) 스위치 회로(340), 비교기(350) 그리고 전압 조절 및 제어기(370)를 포함하며, 상기 테스트 모드 검출기(200)로부터의 상기 제 1 제어 신호(CON1)에 응답해서 상기 기준 전압 발생기(100)로부터의 상기 제 1 기준 전압(Vref1)과 테스트 패드(710)를 통해 입력되는 제 2 기준 전압(Vref2) 중 하나를 받아들이고, 이에 대응되는 전압 레벨을 가지는 워드 라인 전압(VWL)을 출력한다.
상기 비트 라인 전압 발생기(500)는 챠지 펌프(510), 전압 분배기(530) 스위치 회로(540), 비교기(550) 그리고 전압 조절 및 제어기(570)를 포함하며, 상기 테스트 모드 검출기(200)로부터의 상기 제 2 제어 신호(CON2)에 응답해서 상기 기준 전압 발생기(100)로부터의 상기 제 1 기준 전압(Vref1)과 테스트 패드(730)를 통해 입력되는 제 3 기준 전압(Vref3) 중 하나를 받아들이고, 이에 대응되는 전압 레벨을 가지는 비트 라인 전압(VBL)을 출력한다.
이와 같은, 워드 라인 및 비트 라인 전압들(VWL, VBL)을 출력하는 본 발명에 따른 플래시 메모리 장치의 고전압 발생기는 테스트 동작 동안에 상기 테스트 패드들(710, 720)을 통해 입력되는 제 2 및 제 3 기준 전압들(Vref2, Vref3)의 전압 레벨들에 따라서 전압 레벨이 다양하게 가변되는 상기 워드 라인 및 비트 라인 전압들(VWL, VBL)을 출력하는 것을 특징으로 한다.
상기 워드 라인 및 비트 라인 전압 발생기들(300, 500)은 상기 테스트 모드 검출기(200)로부터의 상기 제 1 및 제 2 제어 신호들(CON1, CON2)의 제어에 의해 제 2 및 제 3 기준 전압들(Vref2, Vref3)을 받아들이는 것 이외에는 동일한 동작을 하므로, 여기서는 본 발명에 따른 고전압 발생기의 동작이 워드 라인 전압 발생기(300)의 예로 상세하게 설명된다.
상기 워드 라인 전압 발생기(300)의 챠지 펌프(310)는 제 1 전압 제어 신호(Vcon1)에 응답해서 소정의 전압 레벨을 가지는 제 1 펌핑 전압(Vpump1)을 출력한다. 상기 전압 분배기(330)는 상기 제 1 펌핑 전압(Vpump1)을 받아들이고, 상기 워드 라인 전압(VWL)의 발생을 알리는 활성화 신호(EN)에 응답해서 상기 제 1 펌핑 전압(Vpump1)을 전압 분배한 제 1 분배 전압(Vdiv1)을 출력한다. 상기 스위치 회로(340)는 제 1 및 제 2 스위치들(341, 342)을 포함하며, 상기 테스트 모드 검출기(200)로부터의 제 1 제어 신호(CON1)에 응답해서 상기 제 1 및 제 2 기준 전압들(Vref1, Vref2) 중 어느 하나를 상기 비교기(350)로 전달한다.
상기 비교기(350)는 상기 전압 분배기(330)로부터의 상기 제 1 분배 전압(Vdiv1)과 상기 스위치 회로(340)를 통해 전달되는 기준 전압(Vref1/Vref2)을 비교한 제 1 비교 신호(Vcom1)를 출력한다. 상기 전압 조절 및 제어기(370)는 상기 챠지 펌프(310)로부터의 제 1 펌핑 전압(Vpump1)을 받아들여서 상기 워드 라인 전압(VWL)으로서 출력하고 그리고 상기 비교 신호(Vcom1)에 응답해서 상기 챠지 펌프(310)의 온/오프를 제어하는 상기 제 1 전압 제어 신호(VCON1)를 출력한다.
상기 전압 조절 및 제어기(370)는 상기 제 1 비교 신호(Vcom1)가 하이 레벨(high level; 이하, H라 칭함) 즉, 제 1 분배 전압(Vdiv1)이 상기 기준 전압(Vref1/Vref2)보다 높을 때, 상기 챠지 펌프(310)의 동작을 정지시키기 위한 하이 레벨(H)의 상기 제 1 전압 제어 신호(Vcon1)를 출력한다. 그리고, 상기 전압 조절 및 제어기(370)는 상기 제 1 비교 신호(Vcom1)가 하이 레벨(low level; 이하, L이라 칭함) 즉, 제 1 분배 전압(Vdiv1)이 상기 기준 전압(Vref1/Vref2)보다 낮을 때, 상기 챠지 펌프(310)를 동작시키기 위한 로우 레벨(L)의 상기 제 1 전압 제어 신호(Vcon1)를 출력한다. 이와 같이, 상기 전압 조절 및 제어기(370)로부터의 상기 제 1 전압 제어 신호(Vcon1)의 제어에 의해 상기 챠지 펌프(310)로부터의 상기 펌핑 전압(Vpump)이 일정한 전압 레벨로 유지되어, 요구되는 전압 레벨을 갖는 워드 라인 전압(VWL)이 출력된다.
상기한 바와 같이, 본 발명에 따른 고전압 발생기는 테스트 동작 동안에 상기 테스트 패드들(710, 720)을 통해 입력되는 제 2 및 제 3 기준 전압들(Vref2, Vref3)의 전압 레벨들에 따라서 전압 레벨이 가변되는 상기 워드 라인 및 비트 라인 전압들(VWL, VBL)을 출력한다. 이와 같이, 도 2의 일반적인 고전압 발생기가 테스트 동작 동안에 퓨즈 커팅에 의해 제한적으로 가변되는 전압 레벨들을 가지는 워드 라인 및 비트 라인 전압들(VWL, VBL)을 출력하는 것에 반해, 본 발명에 따른 고전압 발생기가 테스트 패드들(710, 720)을 통해 입력되는 기준 전압들(Vref2, Vref3)에 따라 다양하게 가변되는 전압 레벨들을 가지는 워드 라인 및 비트 라인 전압들(VWL, VBL)을 출력함으로써, 플래시 메모리 칩의 특성에 맞는 워드 라인 및 비트 라인 전압들(VWL, VBL)이 용이하게 테스트된다.
이와 같이, 플래시 메모리 칩의 워드 라인 및 비트 라인 전압들(VWL, VBL)이 칩의 특성에 맞게 결정됨으로써, 플래시 메모리 칩의 성능이 최대화되고 그리고 동작 전압의 오차에 따른 칩의 오동작이 방지되어 칩의 신뢰성이 향상된다.
이상에서, 본 발명에 따른 플래시 메모리 장치의 고전압 발생기를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 플래시 메모리 칩의 워드 라인 및 비트 라인 전압들이 칩의 특성에 맞게 결정됨으로써, 플래시 메모리 칩의 성능이 최대화되고 그리고 동작 전압의 오차에 따른 칩의 오동작이 방지되어 칩의 신뢰성이 향상된다.
Claims (3)
- 소정의 전압 레벨을 가지는 제 1 기준 전압을 발생하는 기준 전압 발생 수단과;테스트 동작 동안에 테스트 모드를 검출하여, 이를 알리는 제 1 및 제 2 제어 신호들을 출력하는 테스트 모드 검출 수단과;외부로부터의 제 2 기준 전압을 받아들이는 제 1 테스트 패드와;외부로부터의 제 3 기준 전압을 받아들이는 제 2 테스트 패드와;상기 제 1 제어 신호에 응답해서 상기 제 1 기준 전압과 제 2 기준 전압 중 어느 하나를 선택적으로 받아들여서 이에 대응되는 전압 레벨을 가지는 제 1 고전압을 발생하는 제 1 고전압 발생 수단 및;상기 제 2 제어 신호에 응답해서 상기 제 1 기준 전압과 상기 제 2 기준 전압 중 어느 하나를 선택적으로 받아들여서 상기 제 1 고전압보다 낮은 전압 레벨을 가지는 제 2 고전압을 발생하는 제 2 고전압 발생 수단을 포함하는 플래시 메모리 장치의 고전압 발생 회로.
- 제 1 항에 있어서,상기 제 1 고전압 발생 수단은,제 1 전압 제어 신호에 응답해서 소정의 전압 레벨을 가지는 제 1 펌핑 전압을 출력하는 챠지 펌프와,상기 챠지 펌프로부터의 상기 제 1 펌핑 전압을 전압 분배한 제 1 분배 전압을 출력하는 전압 분배기와,상기 테스트 모드 검출 수단으로부터의 상기 제 1 제어 신호에 응답해서 상기 제 1 및 제 2 기준 전압들의 전류 경로들을 스위칭하는 스위치 회로와,상기 스위치 회로로부터의 상기 제 1 및 제 2 기준 전압들 중 하나와 상기 전압 분배기로부터의 제 1 분배 전압을 비교한 제 1 비교 신호를 출력하는 비교기 및,상기 챠지 펌프로부터의 상기 제 1 펌핑 전압을 받아들이고, 상기 비교기로부터의 상기 제 1 비교 신호에 응답해서 상기 제 1 펌핑 전압을 상기 워드 라인 전압으로서 출력하고 그리고 상기 제 1 펌핑 전압의 전압 레벨을 조절하기 위한 상기 제 1 전압 제어 신호를 출력하는 전압 조절 및 제어기를 포함하는 플래시 메모리 장치의 고전압 발생기.
- 제 1 항에 있어서,상기 제 2 고전압 발생 수단은,제 2 전압 제어 신호에 응답해서 소정의 전압 레벨을 가지는 제 2 펌핑 전압을 출력하는 챠지 펌프와,상기 챠지 펌프로부터의 상기 제 2 펌핑 전압을 전압 분배한 제 2 분배 전압을 출력하는 전압 분배기와,상기 테스트 모드 검출 수단으로부터의 상기 제 2 제어 신호에 응답해서 상기 제 1 및 제 3 기준 전압들의 전류 경로들을 스위칭하는 스위치 회로와,상기 스위치 회로로부터의 상기 제 1 및 제 3 기준 전압들 중 하나와 상기 전압 분배기로부터의 제 2 분배 전압을 비교한 제 2 비교 신호를 출력하는 비교기 및,상기 챠지 펌프로부터의 상기 제 2 펌핑 전압을 받아들이고, 상기 비교기로부터의 상기 제 2 비교 신호에 응답해서 상기 제 2 펌핑 전압을 상기 비트 라인 전압으로서 출력하고 그리고 상기 제 2 펌핑 전압의 전압 레벨을 조절하기 위한 상기 제 2 전압 제어 신호를 출력하는 전압 조절 및 제어기를 포함하는 플래시 메모리 장치의 고전압 발생기.
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100626385B1 (ko) * | 2004-09-13 | 2006-09-20 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것을 포함하는 멀티칩 패키지 |
KR100689804B1 (ko) * | 2000-06-26 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 고전압 발생회로 |
US7433236B2 (en) | 2005-06-07 | 2008-10-07 | Samsung Eelctronics Co., Ltd. | Multi-voltage generator generating program voltage, read voltage and high voltage in response to operating mode of flash memory device |
KR100902060B1 (ko) * | 2008-05-08 | 2009-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법 |
-
1999
- 1999-10-28 KR KR1019990047263A patent/KR20010039045A/ko not_active Application Discontinuation
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100689804B1 (ko) * | 2000-06-26 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 고전압 발생회로 |
KR100626385B1 (ko) * | 2004-09-13 | 2006-09-20 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것을 포함하는 멀티칩 패키지 |
US7433236B2 (en) | 2005-06-07 | 2008-10-07 | Samsung Eelctronics Co., Ltd. | Multi-voltage generator generating program voltage, read voltage and high voltage in response to operating mode of flash memory device |
KR100902060B1 (ko) * | 2008-05-08 | 2009-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법 |
US8036047B2 (en) | 2008-05-08 | 2011-10-11 | Hynix Semiconductor Inc. | Circuit and method for generating pumping voltage in semiconductor memory apparatus and semiconductor memory apparatus using the same |
US8441867B2 (en) | 2008-05-08 | 2013-05-14 | SK Hynix Inc. | Circuit and method for generating pumping voltage in semiconductor memory apparatus and semiconductor memory apparatus using the same |
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