KR100862766B1

KR100862766B1 - 전압을 자동적으로 조정하는 오토트리밍 기능을 갖는반도체 장치

Info

Publication number: KR100862766B1
Application number: KR1020060045979A
Authority: KR
Inventors: 도루 기무라; 마사히로 요시하라; 마사루 고야나기
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-05-24
Filing date: 2006-05-23
Publication date: 2008-10-13
Also published as: US20060279442A1; KR20060121714A; US7359255B2

Abstract

기준 전압 발생 회로는 기준 전압을 발생한다. 내부 전압 발생 회로는, 상기 기준 전압 발생 회로에 의해 발생된 기준 전압에 기초하여 내부 전압을 발생한다. 제1 트리밍 회로는, 상기 내부 전압을 트리밍한다. 상기 제1 트리밍 회로는, 상기 내부 전압의 트리밍 시, 제1 트리밍 데이터에 따라 외부로부터 공급되는 제1 목표 전압을 트리밍하고, 상기 제1 목표 전압이 상기 기준 전압에 대하여 일정한 조건일 때 트리밍을 종료한다.

기준 전압, 내부 전압, 트리밍 회로, 카운터, 비교기, 분압 회로

Description

전압을 자동적으로 조정하는 오토트리밍 기능을 갖는 반도체 장치{SEMICONDUCTOR DEVICE HAVING AUTO-TRIMMING FUNCTION FOR AUTOMATICALLY ADJUSTING VOLTAGE}

도 1은 제1 실시 형태에 따른 반도체 장치를 도시하는 구성도.

도 2는 도 1의 제1 트리밍 회로의 일례를 도시하는 회로도.

도 3은 도 1에 도시하는 제2 트리밍 회로의 일례를 도시하는 회로도.

도 4a는 전기 퓨즈 소자의 일례를 도시하는 단면도, 도 4b는 전기 퓨즈 소자의 다른 예를 도시하는 도면.

도 5는 반도체 장치의 테스트 공정을 개략적으로 도시하는 플로우차트.

도 6은 다이소트 테스트 시에서의 트리밍 동작을 개략적으로 도시하는 플로우차트.

도 7은 디코더의 출력 신호와 비교기의 동작을 도시하는 타이밍차트.

도 8a는 기준 전압 VBGR의 변동을 도시하고, 도 8b는 내부 전압 VPPW의 변동을 도시하는 도면.

도 9는 제2 실시 형태를 나타내는 것으로서, 제2 트리밍 회로의 변형예를 도시하는 회로도.

도 10은 제3 실시 형태에 따른 반도체 장치를 도시하는 구성도.

도 11은 NAND형 플래시 메모리를 이용한 메모리 시스템을 개략적으로 도시하는 구성도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 기준 전압 발생 회로

13 : 제1 트리밍 회로

15 : 제1 선택 회로

16 : 카운터

17 : 레지스터

18 : 전기 퓨즈 회로

19 : 데이터 출력 회로

20 : 테스터

21 : 레이저 퓨즈

22 : 제2 선택 회로

23 : 제3 선택 회로

[특허 문헌1] 특개2001-229697호 공보

본 출원은 일본국 특허 출원 2005-151022(2005년 5월 24일)에 기초한 것으로 서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은, 예를 들면 NAND형 플래시 메모리 등의 반도체 장치에 관한 것으로, 특히, 반도체 장치의 내부에서 발생되는 전압을 자동적으로 조정하는 오토트리밍 기능에 관한 것이다.

반도체 장치의 미세화가 진행됨에 따라 트랜지스터의 신뢰성의 문제가 점점 중요시되고 있다. 트랜지스터의 신뢰성을 향상시키기 위해, 트랜지스터의 인가 전압은 가능한 한 저전압이 요구된다. 한편, 트랜지스터의 동작을 고속화시키기 위해, 트랜지스터에는 가능한 한 높은 전압을 인가하는 것이 요구되고 있다. 특히, 반도체 장치의 내부 전압은, 고속 동작의 요구로부터 전원 전압 Vcc보다 높은 전압을 사용하는 경우가 많아, 트랜지스터의 신뢰성을 유지하는 기술은 필수로 되고 있다.

고속 동작과 신뢰성 향상의 양립을 방해하는 요인 중 하나로 내부 전위의 변동이 있다. 일반적으로, 내부 전압 발생 회로는 아날로그 회로이다. 이 때문에, 트랜지스터의 임계값 전압 Vth, 배선 저항 Rs, 산화막 두께 등의 프로세스 파라미터의 변동에 따라 특성이 민감하게 변동된다. 또한, 내부 전압 발생 회로는, 커런트 미러 회로가 다용되고 있으며, 이들 커런트 미러 회로의 미세한 패턴 형상의 차이에 의해 특성이 변동된다. 이 내부 전압의 변동은, 최근의 반도체 장치의 미세화 및 전원 전압 Vcc의 저전압화에 의해 더욱 가속되는 경향에 있다.

내부 전압의 변동을 저감시키는 하나의 시책으로서 트리밍 기능이 있다. 이 트리밍 기능은, 예를 들면 내부 전압 발생 회로의 출력단에 설치된 분압 저항의 저 항값을 미세 조정함으로써, 발생되는 내부 전압을 목표 전압으로 설정하는 기능이다. 특히, 최근, 반도체 장치 내에서 발생되는 내부 전압과 외부로부터 공급되는 목표 전압을 비교하고, 이 비교 결과에 따라 자기 정합적으로 내부 전압을 트리밍하는 오토트리밍이 제안되어 있다(예를 들면 특허 문헌1 참조).

상기 오토트리밍은, 일반적으로 다이소트 테스트 시에 실행된다. 오토트리밍의 결과 얻어진 트리밍 데이터는, 레지스터 또는 전기 퓨즈에 기억된다. 즉, 오토트리밍 후, 전원 전압을 오프로 하지 않고, 그 상태 그대로 평가를 계속하는 경우, 트리밍 데이터는, 레지스터 회로에 기억된다. 또한, 제품 등에서 항구적으로 트리밍 데이터를 사용하는 경우, 트리밍 데이터는, 전기 퓨즈에 기억된다.

그런데, 예를 들면 NAND형 플래시 메모리는, 데이터의 기입, 베리파이, 소거에 많은 내부 전압을 필요로 한다. 특히, 기입 베리파이 후, 기입 전압을 조금씩 상승시켜 재기입을 행하는 경우나, 1개의 메모리 셀에 복수의 데이터를 기억하는 다치 메모리는, 메모리 셀의 임계값 전압을 고정밀도로 제어할 필요가 있다. 이 때문에, 내부 전압도 고정밀도로 제어할 필요가 있다. 또한, 예를 들면 다이내믹형 RAM에서는, 상술한 바와 같이 고속 동작과 신뢰성 향상을 양립시키기 위해, 고정밀도의 내부 전압을 필요로 하고 있다. 따라서, 충분한 정밀도를 갖는 내부 전압의 발생이 요망되고 있다.

본 발명의 제1 양태에 따르면, 반도체 장치는, 기준 전압을 발생하는 기준 전압 발생 회로와, 상기 기준 전압 발생 회로에 의해 발생된 기준 전압에 기초하여 내부 전압을 발생하는 내부 전압 발생 회로와, 상기 내부 전압을 트리밍하는 제1 트리밍 회로를 포함하고, 상기 제1 트리밍 회로는, 상기 내부 전압의 트리밍 시, 제1 트리밍 데이터에 따라 외부로부터 공급되는 제1 목표 전압을 트리밍하고, 상기 제1 목표 전압이 상기 기준 전압에 대하여 일정한 조건일 때 트리밍을 종료한다.

본 발명의 제2 양태에 따르면, 반도체 장치는, 기준 전압을 발생하는 기준 전압 발생 회로와, 상기 기준 전압 발생 회로에 의해 발생된 상기 기준 전압을 트리밍하는 제1 트리밍 회로-상기 제1 트리밍 회로는, 상기 기준 전압의 트리밍 시, 제1 트리밍 데이터에 기초하여, 상기 기준 전압이 외부로부터 공급되는 제1 목표 전압에 대하여 일정한 조건일 때 트리밍을 종료함-와, 상기 제1 트리밍 회로에 의해 트리밍된 상기 기준 전압에 기초하여 내부 전압을 발생하는 내부 전압 발생 회로와, 상기 내부 전압을 트리밍하는 제2 트리밍 회로를 포함하고, 상기 제2 트리밍 회로는, 상기 내부 전압의 트리밍 시, 제2 트리밍 데이터에 기초하여, 외부로부터 공급되는 제2 목표 전압이 상기 기준 전압에 대하여 일정한 조건일 때 트리밍을 종료한다.

본 발명의 제3 양태에 따르면, 메모리 시스템은, 복수의 불휘발성 메모리 셀이 배치된 메모리 셀 어레이와, 상기 메모리 셀 어레이에 접속된 제어 전압 발생 회로를 포함하고, 상기 제어 전압 발생 회로는, 기준 전압을 발생하는 기준 전압 발생 회로와, 상기 기준 전압 발생 회로에 의해 발생된 기준 전압에 기초하여 내부 전압을 발생하는 내부 전압 발생 회로와, 내부 전압을 트리밍하는 제1 트리밍 회로 를 포함하고, 상기 제1 트리밍 회로는, 내부 전압의 트리밍 시, 제1 트리밍 데이터에 따라 외부로부터 공급되는 제1 목표 전압을 트리밍하고, 상기 제1 목표 전압이 상기 기준 전압에 대하여 일정한 조건일 때 트리밍을 종료한다.

이하, 본 발명의 실시 형태에 대하여, 도면을 참조하여 설명한다.

(제1 실시 형태)

도 1에서, 반도체 장치(10)는, 기준 전압 발생 회로(11)와 복수의 내부 전압 발생 회로(12-1, 12-2, 12-3∼12-n)를 갖고 있다. 기준 전압 발생 회로(11)는, 예를 들면 주지의 밴드 갭 레퍼런스(BGR) 회로에 의해 구성되며, 기준 전압 VBGR을 발생한다. 기준 전압 VBGR은 내부 전압 발생 회로(12-1, 12-2, 12-3∼12-n)에 공급된다. 내부 전압 발생 회로(12-1, 12-2, 12-3∼12-n)는, 기준 전압 VBGR에 기초하여, 각각 내부 전압 VPPW, VPPS∼Vreg를 발생한다. 기준 전압 발생 회로(11)는 제1 트리밍 회로(13)에 접속되고, 내부 전압 발생 회로(12-1, 12-2, 12-3∼12-n)는, 복수의 제2 트리밍 회로(14-1, 14-2∼14-n)에 접속되어 있다. 제1 트리밍 회로(13)는, 후술하는 기준 전압의 트리밍 시에서 동작되며, 복수의 제2 트리밍 회로(14-1, 14-2∼14-n)는, 내부 전압의 트리밍 시에서 순차적으로 선택적으로 동작된다.

제1 트리밍 회로(13)는, 제1 목표 전압 VT1에 기초하여, 기준 전압 VBGR을 발생하기 위한 저항을 트리밍한다. 제1 트리밍 회로(13)는, 제1 목표 전압 VT1과 기준 전압 VBGR이 일정한 조건인 경우, 트리밍 종료를 나타내는 제어 신호 C1을 출력한다. 여기서, 일정한 조건이란, 예를 들면 기준 전압 VBGR이 제1 목표 전압 VT1보다 높은 경우, 또는 낮은 경우 중 한쪽이지만, 기준 전압 VBGR과 제1 목표 전압 VT1의 전위차가 최소인 경우를 일정한 조건으로 해도 된다. 제2 트리밍 회로(14-1, 14-2∼14-n)는, 제2 목표 전압 VT2-1, VT2-2∼VT2-n과 기준 전압 VBGR이 각각 상기한 바와 같이 일정한 조건인 경우, 트리밍 종료를 나타내는 제어 신호 C2-1, C2-2∼C2-n을 각각 출력한다.

제1 트리밍 회로(13), 복수의 제2 트리밍 회로(14-1, 14-2∼14-n)로부터 출력되는 제어 신호 C1, C2-1, C2-2∼C2-n은, 제1 선택 회로(15)에 공급된다. 이 제1 선택 회로(15)는, 이들 제어 신호 C1, C2-1, C2-2∼C2-n 중 하나를 선택한다. 이 선택된 제어 신호는, 카운터(16)에 공급된다.

이 카운터(16)는, 기준 전압의 트리밍 시, 및 내부 전압의 트리밍 시에서, 클럭 신호 CLK를 카운트하고, 제1 선택 회로(15)로부터 공급되는 제어 신호 C1, C2-1, C2-2∼C2-n 중 하나에 의해, 카운트 동작이 정지된다. 카운터(16)의 카운트값은, 트리밍 데이터로서 레지스터(17)에 보유된다. 또한, 이 레지스터(17)에 보유된 트리밍 데이터는, 전기 퓨즈 회로(18)에 공급된다.

이 전기 퓨즈 회로(18)는, 복수의 예를 들면 안티퓨즈에 의해 구성되어 있다. 이 안티퓨즈는, 과전압을 인가하여 절연막을 파괴함으로써, 데이터를 기억하는 타입의 퓨즈 소자이다. 전기 퓨즈 회로(18)는, 제어 신호 C1, C2-1, C2-2∼C2-n에 따라 카운터(16)에 의해 카운트되며, 레지스터(17)에 보유된 트리밍 데이터를 기억 가능한 용량을 갖고 있다.

또한, 레지스터(17)에 보유된 트리밍 데이터는, 전기 퓨즈 회로(18)에 기억 된 후, 데이터 출력 회로(19)를 통하여 반도체 장치(10)에 접속된 테스터(20)에 공급된다. 이 테스터(20)에 의해, 트리밍 데이터가 기억된다.

상기 트리밍 동작은, 예를 들면 다이소트 테스트 시에 실행된다. 이 다이소트 테스트의 종료 후, 용장 회로의 설정을 행할 때, 테스터(20)에 의해 기억된 트리밍 데이터가, 반도체 장치(10)에 설치된 레이저 퓨즈 회로(21)에 기억된다. 레이저 퓨즈 회로(21)는, 예를 들면 상기 전기 퓨즈 회로(18)와 동등한 기억 용량을 갖는 복수의 레이저 퓨즈 소자에 의해 구성되어 있다. 이들 레이저 퓨즈 소자는, 기준 전압을 설정하기 위한 트리밍 데이터, 및 복수의 내부 전압을 설정하기 위한 트리밍 데이터에 따라 블로우된다. 이 때문에, 이들 트리밍 데이터는 레이저 퓨즈 회로(21)에 의해 기억된다.

한편, 반도체 장치(10)의 제2 선택 회로(22)는, 모드 신호 MD에 따라 레지스터(17), 전기 퓨즈 회로(18), 레이저 퓨즈 회로(21)로부터 출력되는 트리밍 데이터를 선택한다. 즉, 모드 신호 MD가 기준 전압의 트리밍 동작을 나타내는 경우, 제2 선택 회로(22)는 레지스터(17)의 출력 신호를 선택한다. 또한, 모드 신호 MD가 내부 전압의 트리밍 동작을 나타내는 경우, 제2 선택 회로(22)는 레지스터(17), 전기 퓨즈 회로(18)의 출력 신호를 적절하게 선택한다. 모드 신호 MD가 반도체 장치의 통상 동작을 나타내는 경우, 제2 선택 회로(22)는 레이저 퓨즈 회로(21)의 출력 신호를 선택한다. 제2 선택 회로(22)에 의해 선택된 트리밍 데이터는 제3 선택 회로(23)에 공급된다. 이 제3 선택 회로(23)는, 선택 신호 SL에 따라 제1 트리밍 회로(13), 복수의 제2 트리밍 회로(14-1, 14-2∼14-n) 중 하나를 선택하고, 제2 선택 회로(22)로부터 공급되는 트리밍 데이터를 대응하는 하나의 트리밍 회로에 공급한다. 각 트리밍 회로는, 제3 선택 회로(23)를 통하여 공급되는 트리밍 데이터에 따라, 기준 전압 또는 내부 전압이 트리밍된다.

또한, 도 1에 도시하는 구성은 기준 전압 VGBR과 복수의 내부 전압 VPPW, VPPS∼Vreg의 양방을 트리밍하는 경우를 나타내고 있다. 이러한 구성으로 하는 것이 후술하는 바와 같이 바람직하지만, 이에 한정되는 것은 아니다. 예를 들면 기준 전압 VGBR만을 트리밍하고, 내부 전압 VPPW, VPPS∼Vreg를 트리밍하지 않는 구성으로 하는 것도 가능하다. 이 경우, 복수의 제2 트리밍 회로(14-1∼14-n), 제1 선택 회로(15), 제3 선택 회로(23)는 생략 가능하다.

또한, 기준 전압 VGBR을 트리밍하지 않고, 내부 전압 VPPW, VPPS∼Vreg를 트리밍하는 구성으로 하는 것도 가능한 것은 물론이다. 또한, 예를 들면 칩 외부로부터의 입력 신호에 의해, 칩 내의 복수의 회로의 동작 변경을 선택적으로 행할 수 있는 테스트 모드 등을 사용하여 트리밍하는 전압을 선택함으로써, 회로 구성의 변경없이 기준 전압 VGBR과 복수의 내부 전압 VPPW, VPPS∼Vreg의 트리밍을 임의로 실시하는 것이 가능하게 된다.

또한, 데이터 출력 회로(19), 레이저 퓨즈(21)는, 반드시 필요한 것은 아니며, 생략하는 것이 가능하다. 이 경우, 기준 전압의 트리밍 시나, 내부 전압의 트리밍 시에 설정된 트리밍 데이터는, 전기 퓨즈 회로(18)에 기억되며, 통상의 동작 시에서, 제2 선택 회로(22)는 전기 퓨즈(18)에 기억된 트리밍 데이터를 선택한다.

도 2는 제1 트리밍 회로(13)의 일례를 도시하고 있다. 제1 트리밍 회로(13) 는, 디코더(13a), 스위치 회로(13b), 분압 회로(13c), 비교기(13d)에 의해 구성되어 있다. 디코더(13a)는, 공급된 트리밍 데이터 TD를 디코드하여, 복수의 신호를 출력한다. 스위치 회로(13b)는, 예를 들면 복수의 N 채널 MOS 트랜지스터(13b-1, 13b-2∼13b-n-1)를 갖고 있다. 이들 트랜지스터(13b-1, 13b-2∼13 b-n-1)의 각 게이트는, 디코더(13a)의 출력단에 접속되어 있다.

분압 회로(13c)는, 전원과 접지 사이에 직렬 접속된 예를 들면 P 채널 MOS 트랜지스터(13c-1)와, 복수의 저항 R1, R2, R3∼Rn에 의해 구성되어 있다. 이들 저항 R1, R2, R3∼Rn은, 예를 들면 서로 동일한 저항값을 갖고 있다. 트랜지스터(13c-1)의 게이트, 및 트랜지스터(13c-1)와 저항 R1의 접속 노드에는, 기준 전압 발생 회로(11)로부터 출력되는 전압이 공급되어 있다. 상기 트랜지스터(13b-1)의 일단은, 저항 R1과 저항 R2의 접속 노드에 접속되고, 타단은 접지되어 있다. 또한, 트랜지스터(13b-2)의 일단은, 저항 R2와 저항 R3의 접속 노드에 접속되고, 타단은 접지되어 있다. 또한, 트랜지스터(13b-n-1)의 일단은, 도시하지 않은 저항 Rn-1과 저항 Rn의 접속 노드에 접속되고, 타단은 접지되어 있다. 스위치 회로(13b)는, 디코더(13a)의 출력 신호에 따라 분압 회로(13c)를 구성하는 복수의 저항 R1∼Rn을 선택하고, 기준 전압 발생 회로(11)의 출력 전압, 즉, 기준 전압 VBGR을 트리밍한다.

또한, 분압 회로(13c)에 의해 트리밍된 기준 전압 VBGR은 비교기(13d)의 한 쪽 입력단에 공급된다. 이 비교기(13d)의 다른쪽 입력단에는, 예를 들면 외부로부터 제1 목표 전압 VT1이 공급된다. 트리밍 시, 비교기(13d)는, 기준 전압 VBGR과 제1 목표 전압 VT1을 비교하여, 기준 전압이 예를 들면 제1 목표 전압 VT1(예를 들면 1V) 이상으로 되었을 때, 제어 신호 C1을 출력한다.

도 3은 내부 전압 발생 회로(12-1)와 제2 트리밍 회로(14-1)의 일례를 도시하고 있다. 다른 내부 전압 발생 회로(12-2∼12-n) 및 제2 트리밍 회로(14-2∼14-n)도 도 3과 마찬가지의 구성으로 되어 있고, 발생하는 내부 전압이 내부 전압 발생 회로(12-1) 및 제2 트리밍 회로(14-1)와 다르다.

도 3에서, 내부 전압 발생 회로(12-1)는, 발진기(OSC)(12a)와, 차지 펌프 회로(CPMP)(12b)와, 비교기(12c)에 의해 구성되어 있다. 발진기(12a)는, 예를 들면 일정 주기의 신호를 발진한다. 이 신호는 차지 펌프 회로(12b)에 공급된다. 이 차지 펌프 회로(12b)는, 공급된 신호에 따라 전원 전압을 승압한다. 차지 펌프 회로(12b)의 출력 전압은, 후술하는 분압 회로(14c)에 의해 분압된다. 이 분압 전압은 비교기(12c)의 한쪽 입력단에 공급된다. 이 비교기(12c)의 다른쪽 입력단에는, 상기 기준 전압 발생 회로(11)에 의해 발생된 기준 전압 VBGR이 공급되어 있다. 이 비교기(12c)는, 기준 전압 VBGR과 분압 전압을 비교하여, 분압 전압이 기준 전압 이하인 경우, 발진기(12a)를 동작시키고, 분압 전압이 기준 전압보다 큰 경우, 발진기(12a)를 정지시킨다.

한편, 제2 트리밍 회로(14-1)는, 디코더(14a), 스위치 회로(14b), 분압 회로(14c), 비교기(14d)에 의해 구성되어 있다. 디코더(14a)는, 설정된 트리밍 데이터 TD를 디코드하여, 복수의 신호를 출력한다. 스위치 회로(14b)는, 예를 들면 복수의 N 채널 MOS 트랜지스터(14b-1, 14b-2∼14b-n-1)를 갖고 있다. 이들 트랜지스 터(14b-1, 14b-2∼14b-n-1)의 각 게이트는, 디코더(14a)의 출력단에 접속되어 있다.

분압 회로(14c)는, 모니터용의 패드 MPD와 접지 사이에 직렬 접속된 예를 들면 복수의 저항 R0, R1, R2, R3∼Rn에 의해 구성되어 있다. 상기 비교기(12c)의 한쪽 입력단은 저항 R0과 R1의 접속 노드에 접속되어 있다. 상기 트랜지스터(14b-1)의 일단은, 저항 R1과 저항 R2의 접속 노드에 접속되고, 타단은 접지되어 있다. 트랜지스터(14b-2)의 일단은, 저항 R2와 저항 R3의 접속 노드에 접속되고, 타단은 접지되어 있다. 또한, 트랜지스터(14b-n-1)의 일단은, 도시하지 않은 저항 Rn-1과 저항 Rn의 접속 노드에 접속되고, 타단은 접지되어 있다. 스위치 회로(14b)는, 디코더(14a)의 출력 신호에 따라 분압 회로(14c)를 구성하는 복수의 저항 R1∼Rn을 선택하고, 내부 전압 발생 회로(12-1)의 출력 전압, 즉, 내부 전압 VPPW를 트리밍한다.

또한, 분압 회로(14c)에 의해 트리밍된 내부 전압 VPPW는 비교기(14d)의 한쪽 입력단에 공급된다. 이 비교기(14d)의 다른쪽 입력단에는, 기준 전압 VBGR이 공급된다. 이 비교기(14d)는, 내부 전압 발생 회로(12-1)를 구성하는 비교기(12c)와 동일 회로 구성으로 되어 있어, 트리밍에 의한 설정 오차의 저감이 도모되고 있다.

또한, 내부 전압 발생 회로(12-1)의 출력단과 분압 회로(14c)의 접속 노드는, 예를 들면 모니터용의 패드 MPD에 접속되어 있다. 내부 전압의 트리밍 시, 이 모니터 패드 MPD에 제2 목표 전압 VT2-1이 공급된다. 비교기(14d)는, 기준 전압 VBGR과 분압 회로(14c)에 의해 분압된 제2 목표 전압 VT2-1을 비교하여, 예를 들면 제2 목표 전압 VT2-1이 기준 전압 VBGR 이상으로 되었을 때, 제어 신호 C2-1을 출력한다.

도 4a, 도 4b는 상기 전기 퓨즈 회로(18)를 구성하는 전기 퓨즈 소자의 예를 도시하고 있다. 도 4a는 트렌치 캐패시터를 이용한 안티퓨즈의 일례를 나타내고 있고, 도 4b는 EEPROM 셀을 이용한 퓨즈의 일례를 나타내고 있다.

도 4a에서, 기판 SUB의 내부에 트렌치 DT가 형성되어 있다. 트렌치 DT의 내벽에 캐패시터 절연막 CI가 형성되고, 트렌치 DT 내에 매립 전극 BE가 형성되어 있다. 또한, 기판 SUB 내에 플레이트 전극 PE가 형성되어 있다. 이 플레이트 전극 PE와 매립 전극 BE에 전압을 인가하여 캐패시터 절연막 CI를 파괴함으로써, 데이터가 기억된다.

도 4b에서, EEPROM 셀은, 플로팅 게이트 FG와 컨트롤 게이트 CG를 갖는 적층 게이트형 트랜지스터로서, 컨트롤 게이트 CG에 고전압을 인가하여 플로팅 게이트 FG에 전자를 주입함으로써 데이터가 기억된다.

도 5는 반도체 장치의 테스트 공정을 개략적으로 도시하고 있다. 웨이퍼 프로세스 S11이 종료되면, 웨이퍼에 대하여 다이소트 테스트가 실행된다. 이 다이소트 테스트에서, 기준 전압 VBGR의 트리밍 및 내부 전압 VPPW, VPPS∼Vreg의 트리밍이 실행된다. 이들 트리밍에서 얻어진 트리밍 데이터는, 전기 퓨즈 소자에 기억됨과 함께, 외부의 테스터에 출력되어 기억된다. 이 후, 용장 회로 설정 공정(S13)에서, 테스터에 기억된 트리밍 데이터가 레이저 퓨즈 소자에 기억된다.

도 6은 다이소트 테스트 시에서의 동작을 개략적으로 도시하고 있다. 도 6을 참조하여, 도 1 내지 도 3의 동작에 대하여 설명한다. 우선, 기준 전압 VBGR의 트리밍이 선택되면(S21), 도 1, 도 2에 도시하는 바와 같이, 외부로부터 제1 목표 전압 VT1이 제1 트리밍 회로(13)에 공급된다(S22). 또한, 제1 선택 회로(15)는 제1 트리밍 회로(13)의 출력 신호를 선택하고, 제2 선택 회로(22)는, 기준 전압 트리밍 모드를 나타내는 모드 신호 MD에 따라 레지스터(17)의 출력 신호를 선택하며, 제3 선택 회로(23)는 선택 신호 SL에 따라 제1 트리밍 회로(13)를 선택한다.

이 후, 기준 전압 발생 회로(11)로부터 출력되는 전압의 레벨이 변화된다(S23). 비교기(13d)는, 분압 회로(13c)로부터 출력되는 기준 전압 VBGR과 제1 목표 전압 VT1을 비교한다. 그 동안, 도 1에 도시하는 카운터(16)는 클럭 신호 CLK를 카운트한다. 이 카운터(16)의 출력 신호는 레지스터(17)에 보유되며, 레지스터(17)의 출력 신호는 제2, 제3 선택 회로(22, 23)를 통하여 제1 트리밍 회로(13)에 공급된다. 제1 트리밍 회로(13)에서, 도 2에 도시하는 디코더(13a)는, 레지스터(17)로부터 공급되는 신호를 디코드한다. 이 디코더(13a)의 출력 신호는 스위치 회로(13b)의 트랜지스터(13b-1∼13b-n-1)에 공급된다. 이들 트랜지스터(13b-1∼13b-n-1)는, 디코더(13a)의 출력 신호에 따라, 트랜지스터(13b-1)로부터 트랜지스터(13b-2)로 순차적으로 온으로 된다. 이 때문에, 분압 회로(13c)의 저항 R1에 접속되는 저항의 수가 저항 R2로부터 저항 Rn으로 순차적으로 증가된다. 따라서, 분압 회로(13c)의 출력 전압, 즉, 기준 전압 VBGR이 서서히 증가된다. 도 2에 도시하는 비교기(13d)는, 기준 전압 VBGR과 제1 목표 전압 VT1을 비교하여, 예 를 들면 기준 전압 VBGR이 제1 목표 전압 VT1 이상으로 된 경우, 제어 신호 C1을 출력한다.

도 7은 디코더(13a)의 출력 신호와 비교기(13d)의 동작을 도시하고 있다. 기준 전압 VBGR의 초기값은 분압 회로(13c)에 초기 설정되어 있는 비로 결정되는 값이며, 상술한 이유에 의해, 도 7에 도시하는 바와 같이 기대하는 설정값으로부터 어긋난다. 다음으로 트리밍을 개시함으로써 분압 회로(13c)의 저항비는 트리밍 범위의 최저값으로 설정되어, 기준 전압 VBGR을 출력한다. 이 후, 디코더(13a)의 출력 신호에 따라, 분압 회로(13c)의 저항값이 높아지면, 기준 전압 VBGR도 상승한다. 비교기(13d)는, 기준 전압 VBGR이 제1 목표 전압 VT1 이상으로 된 경우, 예를 들면 트리밍의 종료를 나타내는 제어 신호 C1을 출력한다. 비교기(13d)로부터 출력된 제어 신호 C1은, 제1 선택 회로(15)를 통하여 카운터(16)에 공급된다. 이 카운터(16)는 제어 신호 C1에 따라 정지된다(S24, S25).

이 카운터(16)의 카운트값은, 트리밍 데이터로서 레지스터(17)에 보유된다. 이 레지스터(17)에 보유된 트리밍 데이터는 전기 퓨즈 회로(18)에 공급되어, 전기 퓨즈 소자에 의해 기억된다(S26). 이 후, 레지스터(17)에 보유된 트리밍 데이터는, 도 1에 도시하는 데이터 출력 회로(19)를 통하여 반도체 장치(10) 밖의 테스터(20)에 공급되어 기억된다(S27).

다음으로, 도 6에 도시하는 바와 같이, 내부 전압의 트리밍이 선택되면(S28), 제2 목표 전압 VT2-1(예를 들면 3.2V)이 제2 트리밍 회로(14-1)에 공급된다(S29). 이 제2 목표 전압 VT2-1은, 내부 전압 발생 회로(12-1)에 의해 발생되는 내부 전압 VPPW와 동일한 전압이며, 도 3에 도시하는 모니터 패드 MPD에 외부로부터 공급된다. 즉, 내부 전압의 트리밍 시, 내부 전압 발생 회로(12-1)는 정지되어 있고, 외부로부터 정확하게 제어된 내부 전압 VPPW와 동일한 제2 목표 전압 VT2-1이 공급된다.

또한, 내부 전압의 트리밍 시, 제1 선택 회로(15)는 제2 트리밍 회로(14-1)의 출력 신호를 선택하고, 제2 선택 회로(22)는, 트리밍 모드를 나타내는 모드 신호 MD에 따라 레지스터(17)의 출력 신호를 선택하며, 제3 선택 회로(23)는 선택 신호 SL에 따라 제2 트리밍 회로(14-1)를 선택한다.

또한, 다이소트 테스트 시, 기준 전압 발생 회로(11)는 상기 기준 전압의 트리밍 시에 트리밍되어, 전기 퓨즈 회로(18)에 기억된 트리밍 데이터에 따라 기준 전압 VBGR을 발생한다. 즉, 내부 전압의 트리밍 시, 제2 선택 회로(22)는, 전기 퓨즈 회로(18)를 선택하고, 전기 퓨즈 회로(18)에 기억된 트리밍 데이터를 제3 선택 회로(23)에 공급한다. 제3 선택 회로(23)는 선택 신호 SL에 따라, 제1 트리밍 회로(13)를 선택하고, 트리밍 데이터를 도 2에 도시하는 제1 트리밍 회로(13)의 디코더(13a)에 공급한다. 이 때문에, 제1 트리밍 회로(13)는, 디코더(13a)의 출력 신호에 따라 스위치 회로(13b)를 제어하여, 분압 회로(13c)의 저항값을 설정한다.

다음으로, 내부 전압 발생 전압의 레벨이 변화된다(S30). 도 3에 도시하는 비교기(14d)는, 기준 전압 발생 회로(11)로부터 공급되는 기준 전압 VBGR과 분압 회로(14c)에 의해 분압된 제2 목표 전압 VT2-1을 비교한다. 그 동안, 도 1에 도시하는 카운터(16)는 클럭 신호 CLK를 카운트한다. 이 카운터(16)의 출력 신호는 레 지스터(17)에 보유되며, 레지스터(17)의 출력 신호는 제2, 제3 선택 회로(22, 23)를 통하여 제2 트리밍 회로(14-1)에 공급된다. 제2 트리밍 회로(14-1)에서, 도 3에 도시하는 디코더(14a)는, 레지스터(17)로부터 공급되는 신호를 디코드한다. 이 디코더(14a)의 출력 신호는 스위치 회로(14b)의 트랜지스터(14b-1∼14b-n-1)에 공급된다. 이들 트랜지스터(14b-1∼14b-n-1)는, 디코더(14a)의 출력 신호에 따라, 트랜지스터(14b-1)로부터 트랜지스터(14b-2)로 순차적으로 온으로 된다. 이 때문에, 분압 회로(14c)의 저항 R1에 접속되는 저항의 수가 저항 R2로부터 저항 Rn으로 순차적으로 증가된다. 따라서, 분압 회로(14c)의 출력 전압, 즉, 내부 전압 VPPW가 서서히 증가된다. 도 3에 도시하는 비교기(14d)는, 기준 전압 VBGR과 분압 회로(14c)에 의해 분압된 제2 목표 전압 VT2-1을 비교하여, 예를 들면 제2 목표 전압 VT2-1이 기준 전압 VBGR(예를 들면 1V) 이상으로 된 경우, 제어 신호 C2-1을 출력한다. 비교기(14d)로부터 출력된 제어 신호 C2-1은, 제1 선택 회로(15)를 통하여 카운터(16)에 공급된다. 이 카운터(16)는 제어 신호 C2-1에 따라 정지된다(S31, S32).

이 카운터(16)의 카운트값은, 트리밍 데이터로서 레지스터(17)에 보유된다. 이 레지스터(17)에 보유된 트리밍 데이터는 전기 퓨즈 회로(18)에 공급되어, 전기 퓨즈 소자에 의해 기억된다(S33). 이 후, 레지스터(17)에 보유된 트리밍 데이터는, 도 1에 도시하는 데이터 출력 회로(19)를 통하여 반도체 장치(10) 밖의 테스터(20)에 공급되어 기억된다(S34).

이 후, 모든 내부 전압의 트리밍이 종료되었는지의 여부가 판별되고(S35), 종료되지 않은 경우에는, 제어가 스텝 S28로 이행되어, 다음의 내부 전압, 예를 들면 내부 전압 VPPS의 트리밍이 선택된다. 이 후, 상술한 동작이 반복되어, 내부 전압 VPPS가 트리밍된다. 이와 같이 하여, 모든 내부 전압의 트리밍이 실행된다.

또한, 상술한 바와 같이, 테스트 모드를 사용하여 원하는 내부 전위를 선택적으로 트리밍하는 것도 가능하다.

상기한 바와 같이, 다이소트 테스트 시에 기준 전압 VBGR 및 복수의 내부 전압 VPPW, VPPS∼Vreg의 트리밍이 종료되면, 반도체 장치(10)에 접속된 테스터(20)에 각 전압에 따른 트리밍 데이터가 기억된다.

다이소트 테스트 종료 후, 도 5에 도시하는 바와 같이, 용장 회로의 설정 시에서, 테스터(20)에 기억된 트리밍 데이터가, 반도체 장치(10) 내의 레이저 퓨즈 회로(21)에 기억된다(S13). 즉, 레이저 퓨즈 회로(21)의 도시하지 않은 레이저 퓨즈 소자가 트리밍 데이터에 따라 블로우되어, 트리밍 데이터가 레이저 퓨즈 소자에 기억된다.

반도체 장치의 동작 시, 제2 선택 회로(22)는, 레이저 퓨즈 회로(21)를 선택하고, 레이저 퓨즈 회로(21)에 기억된 기준 전압 VBGR의 트리밍 데이터, 및 복수의 내부 전압 VPPW, VPPS∼Vreg의 각 트리밍 데이터가 제1 트리밍 회로(13), 복수의 제2 트리밍 회로(14-1∼14-n)에 공급된다. 기준 전압 발생 회로(11), 및 복수의 내부 전압 발생 회로(12-1∼12-n)는, 이들 트리밍 데이터에 따라 최적 레벨로 트리밍된 기준 전압 VBGR, 및 복수의 내부 전압 VPPW, VPPS∼Vreg를 발생한다.

상기 제1 실시 형태에 따르면, 복수의 내부 전압 VPPW, VPPA∼Vreg를 트리밍 가능하게 하고 있다. 종래, 내부 전압이 설정값으로부터 어긋나 있는 경우, 그 어긋남을 보정할 수 없어, 적정한 내부 전압을 발생할 수 없었다. 그러나, 제1 실시 형태는, 각 내부 전압 생성 회로(12-1∼12-n)에 제2 트리밍 회로(14-1∼14-n)를 접속하고, 이 제2 트리밍 회로(14-1∼14-n)에 의해 내부 전압 VPPW, VPPA∼Vreg를 트리밍 가능하게 하고 있기 때문에, 적정한 내부 전압 VPPW, VPPA∼Vreg를 발생할 수 있다.

또한, 제1 실시 형태는, 기준 전압 VBGR도 트리밍하여, 정확한 기준 전압 VBGR을 발생 가능하게 하고 있다. 이 때문에, 이 기준 전압 VBGR이 공급되는 복수의 내부 전압 발생 회로(12-1∼12-n)는, 변동이 적은 내부 전압 VPPW, VPPA∼Vreg를 발생하는 것이 가능하다.

또한, 내부 전압 VPPW, VPPA∼Vreg의 트리밍은, 외부로부터 공급되는 정확하게 제어된 제2 목표 전압 VT2-1∼VT2-n을 이용하여 분압 회로(14c)의 저항값을 트리밍하고 있다. 이 때문에, 각 내부 전압 발생 회로(12-1∼12-n)는, 설정값으로서의 제2 목표 전압 VT2-1∼VT2-n과 동일한 정확한 내부 전압 VPPAV, VPPA∼Vreg를 발생할 수 있다.

또한, 제1 실시 형태는, 데이터 출력 회로(19)에 의해 트리밍 데이터를 외부의 테스터(20)에 출력하고, 이 테스터(20)에 기억된 트리밍 데이터를 레이저 퓨즈(21)에 기억시키며, 반도체 장치(10)의 동작 시에는, 레이저 퓨즈 회로(21)에 기억된 트리밍 데이터에 의해, 최적 레벨의 기준 전압 VBGR이나 복수의 내부 전압 VPPW, VPPS∼Vreg를 발생하고 있다. 따라서, 전기 퓨즈에 비해 신뢰성이 높은 레 이저 퓨즈 회로(21)에 트리밍 데이터를 기억하고 있기 때문에, 종래에 비해, 트리밍 데이터를 확실하게 기억할 수 있어, 반도체 장치의 신뢰성을 장기간 유지하는 것이 가능하다.

도 8a는 기준 전압 VBGR의 변동을 나타내고, 도 8b는 내부 전압 VPPW의 변동을 나타내고 있다. 도 8b로부터 명백해지는 바와 같이, 기준 전압 VBGR은, 트리밍함으로써 디폴트 상태보다, 변동이 대폭 감소하고 있는 것을 알 수 있었다. 또한, 도 8b에서, (VBGR의 트림 후)로 나타내는 바와 같이, 기준 전압 VBGR을 트리밍함으로써, 트리밍을 전혀 행하지 않은 디폴트 상태에 비해 내부 전압 VPPW의 변동을 억제할 수 있는 것을 알 수 있었다. 그러나, 내부 전압 VPPW의 변동 및 목표 전압으로부터의 어긋남은 충분히 억제되어 있지 않다. 그러나, (VPPW 트림 후)로 나타내는 바와 같이, 내부 전압을 트리밍함으로써, 내부 전압 VPPW의 변동 및 목표 전압으로부터의 어긋남을 (VBGR의 트림 후)로 나타내는 경우에 비해 한층 더 저감할 수 있는 것을 알 수 있었다.

이와 같이, 제1 실시 형태에 따르면, 내부 전압의 변동을 저감할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다. 즉, 내부 전압이 목표 전압(설정 전압)보다 높은 경우, 트랜지스터에 가해지는 스트레스가 증대되기 때문에, 트랜지스터의 수명이 저감되고, 내부 전압이 목표 전압보다 낮은 경우, 회로의 동작 속도가 저하된다. 그러나, 제1 실시 형태와 같이, 내부 전압을 목표 전압에 거의 동일하게 설정할 수 있는 경우, 회로의 동작 속도의 저하를 억제하여 트랜지스터의 수명을 연장시킬 수 있다.

(제2 실시 형태)

도 9는, 제2 실시 형태를 나타내는 것으로, 제2 트리밍 회로(14-1)의 변형예를 도시하고 있다. 도 9에서, 도 3과 동일한 부분에는 동일한 부호를 붙이고 있다.

도 9에서, 분압 회로(14c)는, 모니터 패드 MPD와 접지 사이에 저항 R0과, 예를 들면 2개의 제1 저항 HR1, HR2와, 복수의 제2 저항 LR1∼LRn이 직렬 접속되어 있다. 제1 저항 HR1, HR2의 저항값은, 각각 동일하게 설정되며, 제2 저항 LR1∼LRn의 각각은 동일한 저항값을 갖고 있다. 제1 저항 HR1 또는 HR2의 저항값은, 제2 저항 LR1∼LRn 중 하나의 저항값의 예를 들면 10배로 설정되어 있다.

스위치 회로(14b)는, N 채널 MOS 트랜지스터에 의해 구성된 제1 트랜지스터(14h-1, 14h-2), 및 제2 트랜지스터(141-1∼141-n)에 의해 구성되어 있다. 제1 트랜지스터(14h-1)는 제1 저항 HR1, HR2에 병렬 접속되고, 제1 트랜지스터(14h-2)는 제1 저항 HR2에 병렬 접속되어 있다. 각 제2 트랜지스터(141-1∼141-n)의 일단은, 제2 저항 LR1∼LRn의 일단에 접속되고, 타단은 접지되어 있다.

제1 디코더(14a-1)는, 도 1에 도시하는 제2 선택 회로(22)에 의해 선택된 트리밍 데이터의 예를 들면 상위 2비트 TDu를 디코드하고, 제2 디코더(14a-2)는, 트리밍 데이터의 예를 들면 하위 n비트 TD1을 디코드한다. 제1 디코더(14a-1)의 출력 신호는, 제1 트랜지스터(14h-1, 14h-2)의 게이트에 공급되며, 제2 디코더(14a-2)의 출력 신호는, 제2 트랜지스터(141-1∼141-n)의 게이트에 공급된다.

상기 구성에서, 제2 디코더(14a-2), 제2 트랜지스터(141-1∼141-n), 및 제2 저항 LR1∼LRn은, 트리밍 데이터에 따라 내부 전압을 미세 조정하고, 제1 디코더(14a-1), 제1 트랜지스터(14h-1, 14h-2), 및 제1 저항 HR1, HR2는, 트리밍 데이터에 따라 내부 전압을 개략 조정한다.

상기 제2 실시 형태에 따르면, 트리밍 데이터의 상위 비트에 의해 동작하는 제1 디코더(14a-1), 제1 트랜지스터(14h-1, 14h-2)와, 하위 비트에 의해 동작하는 제2 디코더(14a-2), 제2 트랜지스터(141-1∼141-n)에 의해, 분압 회로(14c)를 구성하는 제1 저항 HR1, HR2와, 제2 저항 LR1∼LRn을 선택하고 있다. 이 때문에, 트리밍량의 수만큼 트랜지스터와 저항 및 제어 신호를 필요로 하지 않는다. 따라서, 저항 및 트랜지스터의 수를 삭감하는 것이 가능하여, 레이아웃 면적을 저감할 수 있다.

(제3 실시 형태)

도 10은 도 1을 변형한 제3 실시 형태를 도시하고 있다. 도 10에 도시하는 회로는, 도 1에 도시하는 회로와 달리, 복수의 전기 퓨즈 회로(18-0∼18-n)와, 복수의 레이저 퓨즈(21-0∼21-n)와, 복수의 제2 선택 회로(22-0∼22-n), 복수의 제3 선택 회로(23-0∼23-n), 및 제4 선택 회로(24)를 갖고 있다.

즉, 전기 퓨즈 회로(18-0∼18-n)와, 레이저 퓨즈(21-0∼21-n)는, 기준 전압 발생 회로(11), 내부 전압 발생 회로(12-1∼12-n)에 대하여 개별로 배치되어 있다. 즉, 전기 퓨즈 회로(18-0), 레이저 퓨즈(21-0)는 기준 전압 발생 회로(11)에 대응하여 배치되며, 전기 퓨즈 회로(18-1), 레이저 퓨즈(21-1)는 내부 전압 발생 회로(12-1)에 대응하여 배치되어 있다. 또한, 전기 퓨즈 회로(18-n), 레이저 퓨 즈(21-n)는 내부 전압 발생 회로(12-n)에 대응하여 배치되어 있다.

제2 선택 회로(22-0)는, 기준 전압 발생 회로(11)에 대응하여 배치되며, 모드 신호 MD에 따라 전기 퓨즈 회로(18-0) 또는 레이저 퓨즈(21-0)를 선택한다. 제2 선택 회로(22-1)는, 내부 전압 발생 회로(12-1)에 대응하여 배치되며, 모드 신호 MD에 따라 전기 퓨즈 회로(18-1) 또는 레이저 퓨즈(21-1)를 선택한다. 제2 선택 회로(22-n)는, 내부 전압 발생 회로(12-n)에 대응하여 배치되며, 모드 신호 MD에 따라 전기 퓨즈 회로(18-n) 또는 레이저 퓨즈(21-n)를 선택한다.

제3 선택 회로(23-0)는, 기준 전압 발생 회로(11)에 대응하여 배치되며, 선택 신호 SL에 따라 제2 선택 회로(22-0)의 출력 신호 또는 레지스터(17)의 출력 신호를 선택한다. 이 선택된 신호는, 제1 트리밍 회로(12)에 공급된다. 제3 선택 회로(23-1)는, 내부 전압 발생 회로(12-1)에 대응하여 배치되며, 선택 신호 SL에 따라 제2 선택 회로(22-1)의 출력 신호 또는 레지스터(17)의 출력 신호를 선택한다. 이 선택된 신호는, 제2 트리밍 회로(14-1)에 공급된다. 제3 선택 회로(23-n)는, 선택 신호 SL에 따라 제2 선택 회로(22-n)의 출력 신호 또는 레지스터(17)의 출력 신호를 선택한다. 이 선택된 신호는, 제2 트리밍 회로(14-n)에 공급된다.

카운터(16), 레지스터(17)는, 기준 전압 발생 회로(11), 내부 전압 발생 회로(12-1∼12-n)에 대하여 공유되어 있다. 이 때문에, 레지스터(17)의 출력단에 제4 선택 회로(30)를 설치하고 있다. 이 제4 선택 회로(30)에 의해, 레지스터(17)에 보유된 기준 전압 및 각 내부 전압의 트리밍 데이터가 전기 퓨즈 회로(18-0∼18-n), 또는 데이터 출력 회로(19)에 공급된다.

또한, 테스터(20)에 기억된 트리밍 데이터는, 레이저 퓨즈(21-0∼21-n)에 설정된다.

상기 제3 실시 형태에 의해서도 제1, 제2 실시 형태와 마찬가지의 효과를 얻는 것이 가능하다.

도 11은 제1 내지 제3 실시 형태가 적용되는 어플리케이션의 예를 도시하고 있다. 도 11은, 반도체 장치(10)로서, 예를 들면 NAND형 플래시 메모리(40)를 탑재한 메모리 카드(41)를 나타내고 있다. 메모리 카드(41)는 예를 들면 디지털 스틸 카메라(42)에 접속된다. 디지털 스틸 카메라(42)는 호스트 시스템으로서의 컨트롤러(43)를 갖고 있다. NAND형 플래시 메모리(40)는, 직렬 접속된 복수의 EEPROM 셀에 의해 구성된 메모리 셀 어레이를 갖고 있다. NAND형 플래시 메모리(40)는, 컨트롤러(43)로부터 출력되는 커맨드 및 어드레스 신호에 따라 동작한다. 호스트측의 기기는 디지털 스틸 카메라에 한정되는 것이 아니라, 예를 들면 휴대 전화기, 메모리 카드의 리더/라이터 등 다양한 전자 기기에 적용 가능하다. 또한, 메모리 카드(40)는, 컨트롤러를 내장하고 있어도 된다. 이 예의 경우, 메모리 카드(41) 내의 컨트롤러(43)가, 호스트 시스템으로서 기능한다.

NAND형 플래시 메모리(40)는, 제어 전압 발생 회로(44)를 갖고 있다. 이 제어 전압 발생 회로(44)는, 예를 들면 제1 내지 제3 실시 형태에 설명하는 회로를 포함하고 있다. 즉, 기준 전압 발생 회로(11), 제1 트리밍 회로(13), 내부 전압 발생 회로(12-1∼12-n), 제2 트리밍 회로(14-1∼14-n) 등을 포함하고 있다. 도 11은 이들의 일부만을 도시하고 있다. 이들 제2 트리밍 회로(13, 14-1∼14-n)에 의 해 트리밍된 각종 내부 전압은 NAND형 플래시 메모리(40)에 공급된다. NAND형 플래시 메모리(40)는, 이들 내부 전압에 따라, 데이터의 기입, 판독, 소거 동작이 실행된다. 이 때문에, 데이터의 기입, 판독, 소거 동작을 고정밀도로 실행할 수 있다.

당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.

본 발명에 따르면, 충분한 정밀도를 갖는 내부 전압을 발생할 수 있다.

Claims

기준 전압을 발생하는 기준 전압 발생 회로와,

상기 기준 전압 발생 회로에 의해 발생된 기준 전압에 기초하여 내부 전압을 발생하는 내부 전압 발생 회로와,

상기 내부 전압을 트리밍하는 제1 트리밍 회로

를 포함하고,

상기 제1 트리밍 회로는, 상기 내부 전압의 트리밍 시, 제1 트리밍 데이터에 따라 외부로부터 공급되는 제1 목표 전압을 트리밍하고, 상기 제1 목표 전압과 상기 기준 전압의 비교 결과에 응답하여 트리밍을 종료하는 반도체 장치.
제1항에 있어서,

클럭 신호를 카운트하는 카운터-상기 카운터는, 상기 제1 트리밍 회로로부터 출력되는 트리밍 종료를 나타내는 제1 신호에 따라 상기 클럭 신호의 카운트를 정지함-와,

상기 카운터의 카운트값을 상기 제1 트리밍 데이터로서 기억하는 기억 회로

를 더 포함하는 반도체 장치.
제2항에 있어서,

상기 제1 트리밍 회로는,

통상 동작 시, 상기 내부 전압 발생 회로에 의해 발생된 내부 전압을 분압하고, 트리밍 시, 상기 제1 목표 전압을 분압하는 제1 분압 회로와,

상기 제1 트리밍 데이터에 따라 상기 제1 분압 회로의 분압비를 변경하는 제1 레벨 변경 회로와,

상기 제1 분압 회로의 출력 전압과 상기 기준 전압을 비교하는 제1 비교기를 포함하고,

상기 제1 비교기는 상기 제1 분압 회로의 출력 전압과 상기 기준 전압의 비교 결과에 따라 상기 제1 신호를 출력하는 반도체 장치.
제2항에 있어서,

상기 기준 전압 발생 회로에 의해 발생된 기준 전압을 트리밍하는 제2 트리밍 회로를 더 포함하고,

상기 제2 트리밍 회로는,

상기 기준 전압 발생 회로에 의해 발생된 기준 전압을 분압하는 제2 분압 회로와,

상기 기억 회로로부터 공급되는 제2 트리밍 데이터에 따라 상기 제2 분압 회로의 분압비를 변경하는 제2 레벨 변경 회로와,

상기 기준 전압의 트리밍 시, 상기 제2 분압 회로에 의해 분압된 전압과 제2 목표 전압을 비교하는 제2 비교기를 포함하고,

상기 제2 비교기는 상기 제2 분압 회로에 의해 분압된 전압과 제2 목표 전압의 비교 결과에 따라 상기 카운터를 정지시키는 제2 신호를 출력하는 반도체 장치.
제4항에 있어서,

상기 기억 회로는, 상기 기준 전압의 트리밍 시, 상기 카운터의 카운트값을 상기 제2 트리밍 데이터로서 기억하는 반도체 장치.
제4항에 있어서,

상기 기억 회로에 접속된 선택 회로를 더 포함하고,

상기 선택 회로는, 상기 기억 회로에 기억된 상기 제1 트리밍 데이터를 상기 제1 트리밍 회로에 공급하고, 상기 제2 트리밍 데이터를 상기 제2 트리밍 회로에 공급하는 반도체 장치.
제6항에 있어서,

상기 기억 회로는, 레지스터, 퓨즈 소자, EEPROM 셀, 및 레이저 퓨즈 중의 적어도 1개에 의해 구성되어 있는 반도체 장치.
제3항에 있어서,

상기 제1 레벨 변경 회로는,

상기 제1 트리밍 데이터의 상위 비트에 따라 상기 제1 분압 회로의 분압비를 변경하는 제1 변경 회로와,

상기 제1 트리밍 데이터의 하위 비트에 따라 상기 제1 분압 회로의 분압비를 변경하는 제2 변경 회로를 포함하는 반도체 장치.
제8항에 있어서,

상기 제1 분압 회로는,

상기 제1 변경 회로에 의해 변경되는 제1 저항과,

상기 제2 변경 회로에 의해 변경되며, 상기 제1 저항보다 낮은 저항값을 갖는 제2 저항을 포함하는 반도체 장치.
기준 전압을 발생하는 기준 전압 발생 회로와,

상기 기준 전압 발생 회로에 의해 발생된 상기 기준 전압을 트리밍하는 제1 트리밍 회로-상기 제1 트리밍 회로는, 상기 기준 전압의 트리밍 시, 제1 트리밍 데이터에 기초하여, 상기 기준 전압과 외부로부터 공급되는 제1 목표 전압의 비교 결과에 따라 트리밍을 종료함-와,

상기 제1 트리밍 회로에 의해 트리밍된 상기 기준 전압에 기초하여 내부 전압을 발생하는 내부 전압 발생 회로와,

상기 내부 전압을 트리밍하는 제2 트리밍 회로

를 포함하고,

상기 제2 트리밍 회로는, 상기 내부 전압의 트리밍 시, 제2 트리밍 데이터에 기초하여, 외부로부터 공급되는 제2 목표 전압과 상기 기준 전압의 비교 결과에 따라 트리밍을 종료하는 반도체 장치.
제10항에 있어서,

클럭 신호를 카운트하는 카운터-상기 카운터는 상기 기준 전압의 트리밍 시, 상기 제1 트리밍 회로로부터 출력되는 트리밍 종료를 나타내는 제1 신호에 따라 상기 클럭 신호의 카운트를 정지하고, 상기 내부 전압의 트리밍 시, 상기 제2 트리밍 회로로부터 출력되는 트리밍 종료를 나타내는 제2 신호에 따라 상기 클럭 신호의 카운트를 정지함-와,

상기 기준 전압의 트리밍 시, 상기 카운터의 카운트값을 상기 제1 트리밍 데이터로서 기억하는 기억 회로를 더 포함하고,

상기 기억 회로는 상기 내부 전압의 트리밍 시, 상기 카운터의 카운트값을 상기 제2 트리밍 데이터로서 기억하는 반도체 장치.
제10항에 있어서,

상기 내부 전압 발생 회로는,

신호를 발생하는 발진기와,

상기 발진기로부터 공급되는 상기 신호에 기초하여 전압을 승압하는 승압 회로와,

상기 승압 회로에 의해 승압된 전압을 강압하는 강압 회로와,

상기 강압 회로에 의해 강압된 전압과 상기 기준 전압을 비교하고, 상기 발진기를 제어하는 비교기를 포함하는 반도체 장치.
제11항에 있어서,

상기 제1 트리밍 회로는,

상기 기준 전압 발생 회로에 의해 발생된 기준 전압을 분압하는 제1 분압 회로와,

상기 기준 전압의 트리밍 시, 상기 기억 회로로부터 공급되는 상기 제1 트리밍 데이터에 따라 상기 제1 분압 회로의 분압비를 변경하는 제1 레벨 변경 회로와,

상기 기준 전압의 트리밍 시, 상기 제1 분압 회로에 의해 분압된 전압과 제1 목표 전압을 비교하는 제1 비교기를 포함하고,

상기 제1 비교기는 상기 제1 분압 회로에 의해 분압된 전압과 제1 목표 전압의 비교 결과에 따라 상기 제1 신호를 출력하는 반도체 장치.
제11항에 있어서,

상기 제2 트리밍 회로는,

통상 동작 시, 상기 내부 전압 발생 회로에 의해 발생된 내부 전압을 분압하고, 트리밍 시, 상기 제2 목표 전압의 한쪽을 분압하는 제2 분압 회로와,

상기 제2 트리밍 데이터에 따라 상기 제2 분압 회로의 분압비를 변경하는 제2 레벨 변경 회로와,

상기 제2 분압 회로의 출력 전압과 상기 기준 전압을 비교하는 제2 비교기를 포함하고,

상기 제2 비교기는 상기 제2 분압 회로의 출력 전압과 상기 기준 전압의 비교 결과에 따라 상기 제2 신호를 출력하는 반도체 장치.
제11항에 있어서,

상기 기억 회로는, 레지스터, 퓨즈 소자, EEPROM 셀, 및 레이저 퓨즈 중 적어도 하나에 의해 구성되어 있는 반도체 장치.
제14항에 있어서,

상기 제2 레벨 변경 회로는,

상기 제2 트리밍 데이터의 상위 비트에 따라 상기 제2 분압 회로의 분압비를 변경하는 제1 변경 회로와,

상기 제2 트리밍 데이터의 하위 비트에 따라 상기 제2 분압 회로의 분압비를 변경하는 제2 변경 회로를 포함하는 반도체 장치.
제16항에 있어서,

상기 제2 분압 회로는,

상기 제1 변경 회로에 의해 변경되는 제1 저항과,

상기 제2 변경 회로에 의해 변경되며, 상기 제1 저항보다 낮은 저항값을 갖 는 제2 저항을 포함하는 반도체 장치.
복수의 불휘발성 메모리 셀이 배치된 메모리 셀 어레이와,

상기 메모리 셀 어레이에 접속된 제어 전압 발생 회로

를 포함하고,

상기 제어 전압 발생 회로는,

기준 전압을 발생하는 기준 전압 발생 회로와,

상기 기준 전압 발생 회로에 의해 발생된 기준 전압에 기초하여 내부 전압을 발생하는 내부 전압 발생 회로와,

내부 전압을 트리밍하는 제1 트리밍 회로를 포함하고,

상기 제1 트리밍 회로는, 내부 전압의 트리밍 시, 제1 트리밍 데이터에 따라 외부로부터 공급되는 제1 목표 전압을 트리밍하고, 상기 제1 목표 전압과 상기 기준 전압의 비교 결과에 따라 트리밍을 종료하는 메모리 시스템.
제18항에 있어서,

기준 전압을 트리밍하는 제2 트리밍 회로를 더 포함하고,

상기 제2 트리밍 회로는, 상기 기준 전압의 트리밍 시, 제2 트리밍 데이터에 따라, 상기 기준 전압과 제2 목표 전압의 비교 결과에 따라 트리밍을 종료하는 메모리 시스템.
제19항에 있어서,

클럭 신호를 카운트하는 카운터-상기 카운터는, 상기 내부 전압의 트리밍 시, 상기 제1 트리밍 회로로부터 출력되는 트리밍의 종료를 나타내는 제1 신호에 따라 카운트를 정지하고, 상기 기준 전압의 트리밍 시, 상기 제2 트리밍 회로로부터 출력되는 트리밍의 종료를 나타내는 제2 신호에 따라 카운트를 정지함-와,

상기 내부 전압의 트리밍 시, 상기 카운터의 카운트값을 상기 제1 트리밍 데이터로서 기억하고, 상기 기준 전압의 트리밍 시, 상기 카운터의 카운트값을 상기 제2 트리밍 데이터로서 기억하는 기억 회로를 더 포함하는 메모리 시스템.