JP2639328B2 - トリミング方法及び回路 - Google Patents
トリミング方法及び回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
半導体装置内で発生される基準電圧のトリミング回路及
びトリミング方法に関する。
半導体装置内で発生される基準電圧のトリミング回路及
びトリミング方法に関する。
【０００２】
【従来の技術】半導体装置において、微細プロセスによ
るトランジスタ、キャパシタ等の耐圧の低下、ノイズの
低減、小電力化等の理由から外部供給電源よりも低い電
圧の内部電源が必要になっている。
るトランジスタ、キャパシタ等の耐圧の低下、ノイズの
低減、小電力化等の理由から外部供給電源よりも低い電
圧の内部電源が必要になっている。
【０００３】また、内部降圧電源回路は一般に基準電圧
発生回路と差動増幅器で構成されている。そして内部降
圧電源を使用している半導体装置の動作を安定なものに
するためには基準電圧を安定なものにする必要がある。
発生回路と差動増幅器で構成されている。そして内部降
圧電源を使用している半導体装置の動作を安定なものに
するためには基準電圧を安定なものにする必要がある。
【０００４】一方、製造過程において製造ばらつきが生
じるため基準電圧にもばらつきが生じる。そこで図８の
ようなトリミング回路を使用し、基準電圧の調整を行っ
ていた。
じるため基準電圧にもばらつきが生じる。そこで図８の
ようなトリミング回路を使用し、基準電圧の調整を行っ
ていた。
【０００５】図８を参照して、従来のトリミング回路を
以下に説明する。同図に示すように、トリミング回路
は、差動増幅器１と、抵抗Ｒ1〜Ｒ6及びヒューズＦ1〜
Ｆ6から成るフィードバック回路２から構成されてい
る。
以下に説明する。同図に示すように、トリミング回路
は、差動増幅器１と、抵抗Ｒ1〜Ｒ6及びヒューズＦ1〜
Ｆ6から成るフィードバック回路２から構成されてい
る。
【０００６】差動増幅器１は、例えば図３に示すような
利得（オープンループゲイン）の大きなカレントミラー
型アンプがよく使用される。
利得（オープンループゲイン）の大きなカレントミラー
型アンプがよく使用される。
【０００７】図３において、ソース電極を共通接続した
ＮＭＯＳトランジスタＭ３１，Ｍ３２は差動対を構成
し、ＮＭＯＳトランジスタＭ３１のドレイン電極はＰＭ
ＯＳトランジスタ３３，３４で構成されるカレントミラ
ー回路の入力端に接続され、ＮＭＯＳトランジスタＭ３
２のドレイン電極はカレントミラー回路の出力端とトラ
ンジスタ３５のゲート電極の接続点に接続され、非反転
入力端子Ｖin1と反転入力端子Ｖin2にそれぞれ入力され
る信号の差電圧が端子Ｖoutに増幅出力される。
ＮＭＯＳトランジスタＭ３１，Ｍ３２は差動対を構成
し、ＮＭＯＳトランジスタＭ３１のドレイン電極はＰＭ
ＯＳトランジスタ３３，３４で構成されるカレントミラ
ー回路の入力端に接続され、ＮＭＯＳトランジスタＭ３
２のドレイン電極はカレントミラー回路の出力端とトラ
ンジスタ３５のゲート電極の接続点に接続され、非反転
入力端子Ｖin1と反転入力端子Ｖin2にそれぞれ入力され
る信号の差電圧が端子Ｖoutに増幅出力される。
【０００８】図８において、入力電圧Ｖｒは差動増幅器
１の非反転入力端子Ｖin1に入力され、差動増幅器１の
増幅率が十分に大きいとすると基準電圧Ｖｒｅｆは、次
式（１）で与えられる。
１の非反転入力端子Ｖin1に入力され、差動増幅器１の
増幅率が十分に大きいとすると基準電圧Ｖｒｅｆは、次
式（１）で与えられる。
【０００９】
【数１】
【００１０】ここに、Ｒａ，Ｒｂはそれぞれ２ａ，２ｂ
の合成抵抗である。例えばヒューズＦ1とＦ5を切断した
場合は、 Ｒａ＝Ｒ1＋Ｒ3 Ｒｂ＝Ｒ4＋Ｒ5 となる。
の合成抵抗である。例えばヒューズＦ1とＦ5を切断した
場合は、 Ｒａ＝Ｒ1＋Ｒ3 Ｒｂ＝Ｒ4＋Ｒ5 となる。
【００１１】したがって、基準電圧Ｖｒｅｆが所望の電
圧より低い場合は、ヒューズＦ1，Ｆ2を、高い場合はヒ
ューズＦ5，Ｆ6を切断することで基準電圧Ｖｒｅｆを調
整すればよい。
圧より低い場合は、ヒューズＦ1，Ｆ2を、高い場合はヒ
ューズＦ5，Ｆ6を切断することで基準電圧Ｖｒｅｆを調
整すればよい。
【００１２】また、従来のトリミング回路として特開平
３−１７２９０６号公報には、差動増幅器の出力電圧を
分圧したｎ個の端子と差動増幅器の入力端子との間にス
イッチ手段を設けてデコーダを介してプログラムするこ
とにより、少ないヒューズすなわち小面積で動作の安定
なトリミング回路が提案されている。
３−１７２９０６号公報には、差動増幅器の出力電圧を
分圧したｎ個の端子と差動増幅器の入力端子との間にス
イッチ手段を設けてデコーダを介してプログラムするこ
とにより、少ないヒューズすなわち小面積で動作の安定
なトリミング回路が提案されている。
【００１３】図９は半導体メモリにおけるトリミング工
程のフローチャートを示している。同図に示すように、
まず最初のウェハーテスト（以下「Ｐｒｉ Ｐ／Ｗ」と
いう）で、基準電圧の測定を行ない、その結果をもとに
算出してトリミング回路において切断するヒューズを決
める。なお、Ｐ／ＷとはＰass Ｗaferを略記したもの
で、ウェハー一枚当り何個良品であるかを、例えばウェ
ハープローバ及びテスタ等によりテストすることを表し
ている。
程のフローチャートを示している。同図に示すように、
まず最初のウェハーテスト（以下「Ｐｒｉ Ｐ／Ｗ」と
いう）で、基準電圧の測定を行ない、その結果をもとに
算出してトリミング回路において切断するヒューズを決
める。なお、Ｐ／ＷとはＰass Ｗaferを略記したもの
で、ウェハー一枚当り何個良品であるかを、例えばウェ
ハープローバ及びテスタ等によりテストすることを表し
ている。
【００１４】Ｐ／Ｗの後、トリミング回路のヒューズＦ
1〜Ｆ6のうち指定されたヒューズを切断してトリミング
を行なう。
1〜Ｆ6のうち指定されたヒューズを切断してトリミング
を行なう。
【００１５】次に不良メモリセルのリダンダンシ置換の
ためのウェハーテスト（以下「リダンダンシＰ／Ｗ」と
いう）で測定を行ない、不良メモリのアドレスを示すヒ
ューズを決定しヒューズデータを出力する。
ためのウェハーテスト（以下「リダンダンシＰ／Ｗ」と
いう）で測定を行ない、不良メモリのアドレスを示すヒ
ューズを決定しヒューズデータを出力する。
【００１６】ここで、不良メモリセルのリダンダンシ置
換について説明すると、メモリ回路に冗長セルを備え、
不良メモリセルが検出された際に不良メモリセルのアド
レスに対応するヒューズを切断し、不良メモリセルを冗
長セルで置き換えることを意味する。リダンダンシ置換
された後に不良メモリセルをアクセスした場合、不良メ
モリセルのアドレスは冗長セルに切り換えられる。
換について説明すると、メモリ回路に冗長セルを備え、
不良メモリセルが検出された際に不良メモリセルのアド
レスに対応するヒューズを切断し、不良メモリセルを冗
長セルで置き換えることを意味する。リダンダンシ置換
された後に不良メモリセルをアクセスした場合、不良メ
モリセルのアドレスは冗長セルに切り換えられる。
【００１７】また、リダンダンシＰ／Ｗではメモリセル
の不良を検出するために、例えばリフレッシュ無しでデ
ータをどのくらいの時間保持できるかをテストするリフ
レッシュテスト等の各種テストがウェハーで行なわれ
る。ここで、リフレッシュテストを具体的に説明する
と、メモリセルにデータを書き込み、所定時間ウェイト
した後、該メモリセルを読み出し正しくデータを保持し
ているか否かをテストする。
の不良を検出するために、例えばリフレッシュ無しでデ
ータをどのくらいの時間保持できるかをテストするリフ
レッシュテスト等の各種テストがウェハーで行なわれ
る。ここで、リフレッシュテストを具体的に説明する
と、メモリセルにデータを書き込み、所定時間ウェイト
した後、該メモリセルを読み出し正しくデータを保持し
ているか否かをテストする。
【００１８】次に出力されたヒューズデータに基づき２
回目のトリミングを行なう。２回目のトリミングでは不
良メモリのアドレスを示すヒューズを切断する。その
後、最終のウェハーテスト（以下「Ｐ／Ｗ」という）を
行なう。
回目のトリミングを行なう。２回目のトリミングでは不
良メモリのアドレスを示すヒューズを切断する。その
後、最終のウェハーテスト（以下「Ｐ／Ｗ」という）を
行なう。
【００１９】したがって、従来の半導体メモリにおける
トリミング工程は、上記の通り、全部で５工程を要して
いた。
トリミング工程は、上記の通り、全部で５工程を要して
いた。
【００２０】
【発明が解決しようとする課題】この従来のトリミング
方法では、トリミングを２回も行っているため、工程数
が多くなるという問題点があった。
方法では、トリミングを２回も行っているため、工程数
が多くなるという問題点があった。
【００２１】また、無理にトリミング工程を１回にする
と、リダンダンシＰ／Ｗにおけるテスト条件が異なるこ
とになり、リダンダンシ置換が効果的に行なわれないこ
とになる。
と、リダンダンシＰ／Ｗにおけるテスト条件が異なるこ
とになり、リダンダンシ置換が効果的に行なわれないこ
とになる。
【００２２】より詳細に説明すると、例えば基準電圧Ｖ
ｒｅｆが所望の値より低かった場合、基準電圧Ｖｒｅｆ
によって作られる内部電圧が低くなり、基板電圧発生回
路の発振器の周波数が下がるためポンピング回路を介し
て供給される基板電圧Ｖｓｕｂが浅くなり（すなわち負
側に小となる）、メモリセルから基板へのリーク電流が
減少する。このため、トリミングせずに基準電圧Ｖｒｅ
ｆが低いまま、リフレッシュテスト等を行なうとテスト
条件が甘くなり、テストマージンぎりぎりのメモリセル
については不良とならず、不良メモリセルと冗長セルと
の置換が正しく行われないことになり、有効なテストが
行えない。
ｒｅｆが所望の値より低かった場合、基準電圧Ｖｒｅｆ
によって作られる内部電圧が低くなり、基板電圧発生回
路の発振器の周波数が下がるためポンピング回路を介し
て供給される基板電圧Ｖｓｕｂが浅くなり（すなわち負
側に小となる）、メモリセルから基板へのリーク電流が
減少する。このため、トリミングせずに基準電圧Ｖｒｅ
ｆが低いまま、リフレッシュテスト等を行なうとテスト
条件が甘くなり、テストマージンぎりぎりのメモリセル
については不良とならず、不良メモリセルと冗長セルと
の置換が正しく行われないことになり、有効なテストが
行えない。
【００２３】逆に、基準電圧Ｖｒｅｆが所望の値より高
かった場合、内部電圧が高くなり、基板電圧発生回路の
発振器の周波数が上がり、基板電圧Ｖｓｕｂが深くなり
（すなわち負側に大となる）、メモリセルから基板への
リーク電流が増大する。このため、トリミングせずに基
準電圧Ｖｒｅｆが高いままリフレッシュテスト等を行な
うとテスト条件が厳しくなり、良品のメモリセルが冗長
セルと置換される場合が生じ、有効なテストが行えな
い。
かった場合、内部電圧が高くなり、基板電圧発生回路の
発振器の周波数が上がり、基板電圧Ｖｓｕｂが深くなり
（すなわち負側に大となる）、メモリセルから基板への
リーク電流が増大する。このため、トリミングせずに基
準電圧Ｖｒｅｆが高いままリフレッシュテスト等を行な
うとテスト条件が厳しくなり、良品のメモリセルが冗長
セルと置換される場合が生じ、有効なテストが行えな
い。
【００２４】したがって、リダンダンシ置換を有効に行
なうためには、基準電圧Ｖｒｅｆをトリミングした後に
リダンダンシＰ／Ｗを行うことが必要とされる。以上述
べた理由によりトリミングが２回必要であった。
なうためには、基準電圧Ｖｒｅｆをトリミングした後に
リダンダンシＰ／Ｗを行うことが必要とされる。以上述
べた理由によりトリミングが２回必要であった。
【００２５】したがって、本発明は、前記問題を解消
し、トリミング工程を縮減を達成する構成としたトリミ
ング回路及びトリミング方法を提供することを目的とす
る。
し、トリミング工程を縮減を達成する構成としたトリミ
ング回路及びトリミング方法を提供することを目的とす
る。
【００２６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、差動増幅器とフィードバック回路から成
る係数回路にて構成され、該フィードバック回路のヒュ
ーズ素子をトリミングすることによって該係数回路の出
力電圧を調整するようにしたトリミング回路において、
前記ヒューズ素子と直列に配置されたスイッチング素子
と、テストモード信号により該スイッチング素子のオン
／オフを制御する手段と、を備えたことを特徴とするト
リミング回路を提供する。
め、本発明は、差動増幅器とフィードバック回路から成
る係数回路にて構成され、該フィードバック回路のヒュ
ーズ素子をトリミングすることによって該係数回路の出
力電圧を調整するようにしたトリミング回路において、
前記ヒューズ素子と直列に配置されたスイッチング素子
と、テストモード信号により該スイッチング素子のオン
／オフを制御する手段と、を備えたことを特徴とするト
リミング回路を提供する。
【００２７】また、本発明は、差動増幅器とフィードバ
ック回路から成る係数回路にて構成され、該フィードバ
ック回路のヒューズ素子をトリミングすることによって
該係数回路の出力電圧を調整するようにしたトリミング
回路であって、前記ヒューズ素子と直列にスイッチング
素子を備え、テストモード信号により該スイッチング素
子のオン／オフを制御するようにしたトリミング回路を
備えた、冗長セルを有する半導体メモリのトリミング方
法であって、(a) 基準電圧を測定する工程と、(b) 該
測定電圧に基づき切断するヒューズを算出する工程と、
(c) ヒューズデータを出力する工程と、(d) テストモ
ードにエントリーし前記ヒューズデータに基づき切断す
べきヒューズ素子と直列に配置されたスイッチング素子
をオフ状態にセットして前記基準電圧を測定し該基準電
圧を調整する工程と、(e) テストモードにおいてリン
ダンダンシ測定する工程、及び、(f) トリミング回路
において切断するヒューズとリダンダンシ置換のために
切断するヒューズの情報を含むヒューズデータを出力す
る工程の、上記(a)〜(f)の各工程から成るリダンダンシ
ウェハーテスト工程と、前記工程(f)で出力されたヒュ
ーズデータに基づきヒューズを切断するトリミング工程
と、最終ウェハーテスト工程と、から成るトリミング方
法を提供する。
ック回路から成る係数回路にて構成され、該フィードバ
ック回路のヒューズ素子をトリミングすることによって
該係数回路の出力電圧を調整するようにしたトリミング
回路であって、前記ヒューズ素子と直列にスイッチング
素子を備え、テストモード信号により該スイッチング素
子のオン／オフを制御するようにしたトリミング回路を
備えた、冗長セルを有する半導体メモリのトリミング方
法であって、(a) 基準電圧を測定する工程と、(b) 該
測定電圧に基づき切断するヒューズを算出する工程と、
(c) ヒューズデータを出力する工程と、(d) テストモ
ードにエントリーし前記ヒューズデータに基づき切断す
べきヒューズ素子と直列に配置されたスイッチング素子
をオフ状態にセットして前記基準電圧を測定し該基準電
圧を調整する工程と、(e) テストモードにおいてリン
ダンダンシ測定する工程、及び、(f) トリミング回路
において切断するヒューズとリダンダンシ置換のために
切断するヒューズの情報を含むヒューズデータを出力す
る工程の、上記(a)〜(f)の各工程から成るリダンダンシ
ウェハーテスト工程と、前記工程(f)で出力されたヒュ
ーズデータに基づきヒューズを切断するトリミング工程
と、最終ウェハーテスト工程と、から成るトリミング方
法を提供する。
【００２８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２９】
【実施例１】図１は、本発明の一実施例のトリミング回
路である。符号１は差動増幅器、符号２はフィードバッ
ク回路、符号３はテストモード判定回路、符号４はラッ
チ回路、Ｒ1〜Ｒ6は抵抗、Ｆ1〜Ｆ6はヒューズ、Ｍ1〜
Ｍ5はＭＯＳトランジスタである。
路である。符号１は差動増幅器、符号２はフィードバッ
ク回路、符号３はテストモード判定回路、符号４はラッ
チ回路、Ｒ1〜Ｒ6は抵抗、Ｆ1〜Ｆ6はヒューズ、Ｍ1〜
Ｍ5はＭＯＳトランジスタである。
【００３０】フィードバック回路２のヒューズＦ1〜Ｆ6
を切断することによってフィードバックレシオを変え基
準電圧Ｖｒｅｆを調整することは、前記従来例と同様で
ある。
を切断することによってフィードバックレシオを変え基
準電圧Ｖｒｅｆを調整することは、前記従来例と同様で
ある。
【００３１】本実施例のトリミング回路においては、フ
ィードバック回路２のヒューズＦ1〜Ｆ6と直列にＭＯＳ
トランジスタＭ1〜Ｍ6を挿入し、これらのＭＯＳトラン
ジスタＭ1〜Ｍ6をテストモード判定回路３により生成さ
れるテストモード信号、及びラッチ回路４により制御す
る。
ィードバック回路２のヒューズＦ1〜Ｆ6と直列にＭＯＳ
トランジスタＭ1〜Ｍ6を挿入し、これらのＭＯＳトラン
ジスタＭ1〜Ｍ6をテストモード判定回路３により生成さ
れるテストモード信号、及びラッチ回路４により制御す
る。
【００３２】差動増幅器１は前記従来例と同様に、図３
のようなカレントミラー型アンプが用いられる。
のようなカレントミラー型アンプが用いられる。
【００３３】ＭＯＳトランジスタＭ1〜Ｍ6の制御を行な
うラッチ回路４は、例えば図４に示す回路で構成され
る。同図に示すように、ラッチ回路４は、ＭＯＳトラン
ジスタＭ1〜Ｍ6のオン／オフの状態を記憶保持するため
のＤ−Ｆ／Ｆ（Ｄ型フリップフロップ）と、テストモー
ド時にＤ−Ｆ／Ｆの状態をＭＯＳトランジスタＭ1〜Ｍ6
に伝達し、通常動作モード時にＭＯＳトランジスタＭ1
〜Ｍ6をオン状態とするＮＡＮＤゲートから構成され
る。
うラッチ回路４は、例えば図４に示す回路で構成され
る。同図に示すように、ラッチ回路４は、ＭＯＳトラン
ジスタＭ1〜Ｍ6のオン／オフの状態を記憶保持するため
のＤ−Ｆ／Ｆ（Ｄ型フリップフロップ）と、テストモー
ド時にＤ−Ｆ／Ｆの状態をＭＯＳトランジスタＭ1〜Ｍ6
に伝達し、通常動作モード時にＭＯＳトランジスタＭ1
〜Ｍ6をオン状態とするＮＡＮＤゲートから構成され
る。
【００３４】Ｄ−Ｆ／Ｆのデータ入力端子Ｄ1〜Ｄ4に
は、切断するヒューズデータが入力されクロックφに同
期してＤ−Ｆ／Ｆに取り込み保持される。テストモード
判定回路３からのテストモード信号ＴＥＳＴはテストモ
ード時に“Ｈ”レベルとされ、例えば切断すべきヒュー
ズが図１のＦ1である場合に端子Ｄ1は“Ｈ”レベルが印
加され、ラッチ回路４の出力ｒ1は“Ｌ”レベルとな
り、ＭＯＳトランジスタＭ1はオフ状態となる。また、
通常動作モード時には、テストモード信号ＴＥＳＴは
“Ｌ”レベルとされ、ＮＡＮＤ回路の出力ｒ1〜ｒ4は全
て“Ｈ”レベルとなる。
は、切断するヒューズデータが入力されクロックφに同
期してＤ−Ｆ／Ｆに取り込み保持される。テストモード
判定回路３からのテストモード信号ＴＥＳＴはテストモ
ード時に“Ｈ”レベルとされ、例えば切断すべきヒュー
ズが図１のＦ1である場合に端子Ｄ1は“Ｈ”レベルが印
加され、ラッチ回路４の出力ｒ1は“Ｌ”レベルとな
り、ＭＯＳトランジスタＭ1はオフ状態となる。また、
通常動作モード時には、テストモード信号ＴＥＳＴは
“Ｌ”レベルとされ、ＮＡＮＤ回路の出力ｒ1〜ｒ4は全
て“Ｈ”レベルとなる。
【００３５】また、テストモード判定回路３は例えば図
５のように構成される。図５において、端子ＳＶに高電
圧（例えば１０Ｖ程度）を印加することにより、ＰＭＯ
ＳトランジスタＭ４１が導通し容量Ｃ１を充電し、テス
トモード信号ＴＥＳＴを“Ｈ”レベルとし、テストモー
ドにエントリすることができる。
５のように構成される。図５において、端子ＳＶに高電
圧（例えば１０Ｖ程度）を印加することにより、ＰＭＯ
ＳトランジスタＭ４１が導通し容量Ｃ１を充電し、テス
トモード信号ＴＥＳＴを“Ｈ”レベルとし、テストモー
ドにエントリすることができる。
【００３６】図１において、入力電圧Ｖｒは差動増幅器
１の非反転入力端子Ｖin1に入力され、基準電圧Ｖｒｅ
ｆは差動増幅器１の増幅率が十分に大きいとすると、次
式（２）で与えられる。
１の非反転入力端子Ｖin1に入力され、基準電圧Ｖｒｅ
ｆは差動増幅器１の増幅率が十分に大きいとすると、次
式（２）で与えられる。
【００３７】
【数２】
【００３８】ここに、Ｒａａ′，Ｒｂｂ′は、それぞれ
ａａ′間、ｂｂ′間の合成抵抗であるが、通常、抵抗Ｒ
1〜Ｒ6は数１０ｋΩ〜数１００ｋΩ、ヒューズの抵抗は
数Ω、トランジスタのオン抵抗は数Ω〜数１０Ωである
ため、ヒューズの抵抗、トランジスタのオン抵抗は無視
できる。
ａａ′間、ｂｂ′間の合成抵抗であるが、通常、抵抗Ｒ
1〜Ｒ6は数１０ｋΩ〜数１００ｋΩ、ヒューズの抵抗は
数Ω、トランジスタのオン抵抗は数Ω〜数１０Ωである
ため、ヒューズの抵抗、トランジスタのオン抵抗は無視
できる。
【００３９】したがって、例えばヒューズＦ1とＦ5が切
断されている状態では、 Ｒａａ′＝Ｒ1＋Ｒ3 Ｒｂｂ′＝Ｒ4＋Ｒ5 と表わされる。
断されている状態では、 Ｒａａ′＝Ｒ1＋Ｒ3 Ｒｂｂ′＝Ｒ4＋Ｒ5 と表わされる。
【００４０】図２に本実施例のトリミング回路を実装し
た半導体メモリのトリミング工程のフローチャートを示
す。
た半導体メモリのトリミング工程のフローチャートを示
す。
【００４１】図２に示すように、まずリダンダンシＰ／
Ｗにて（この場合、Ｐｒｉ Ｐ／Ｗは必要ない）最初に
基準電圧Ｖｒｅｆの測定を行ない、その結果より切断す
べきヒューズを算出する。
Ｗにて（この場合、Ｐｒｉ Ｐ／Ｗは必要ない）最初に
基準電圧Ｖｒｅｆの測定を行ない、その結果より切断す
べきヒューズを算出する。
【００４２】この時ヒューズＦ1〜Ｆ6と直列に接続され
ているＭＯＳトランジスタＭ1〜Ｍ6はオフ状態にあるの
で、前記従来例と同様に基準電圧Ｖｒｅｆが所望の電圧
より低ければヒューズＦ1，Ｆ2を、所望の電圧より高け
ればヒューズＦ5，Ｆ6を切断することになる。
ているＭＯＳトランジスタＭ1〜Ｍ6はオフ状態にあるの
で、前記従来例と同様に基準電圧Ｖｒｅｆが所望の電圧
より低ければヒューズＦ1，Ｆ2を、所望の電圧より高け
ればヒューズＦ5，Ｆ6を切断することになる。
【００４３】図７に示すように、例えば抵抗、ヒューズ
をそれぞれ４ケと設定した場合、表１に従って切断する
ヒューズを算出することになる。なお、表１のヒューズ
欄の○印は切断するヒューズを示している。
をそれぞれ４ケと設定した場合、表１に従って切断する
ヒューズを算出することになる。なお、表１のヒューズ
欄の○印は切断するヒューズを示している。
【００４４】基準電圧Ｖｒｅｆの測定は、すでに公知で
あるテストモードを使用して行ったり、基準電圧Ｖｒｅ
ｆに専用のパッドを設けるなどして行なう。
あるテストモードを使用して行ったり、基準電圧Ｖｒｅ
ｆに専用のパッドを設けるなどして行なう。
【００４５】次に、図２のトリミング工程において、切
断すべきヒューズデータを出力した後、テストモードに
エントリーし、切断すべきヒューズと直列に接続された
ＭＯＳトランジスタをオフ状態とすることによってヒュ
ーズを切断した時と同じ状態にする。そして、この状態
で基準電圧Ｖｒｅｆが所望の値になっているか再度測定
を行なう。
断すべきヒューズデータを出力した後、テストモードに
エントリーし、切断すべきヒューズと直列に接続された
ＭＯＳトランジスタをオフ状態とすることによってヒュ
ーズを切断した時と同じ状態にする。そして、この状態
で基準電圧Ｖｒｅｆが所望の値になっているか再度測定
を行なう。
【００４６】もし測定した基準電圧Ｖｒｅｆが所望の値
とずれていたなら、再度切断すべきヒューズを算出し、
テストモードにエントリーした後、基準電圧Ｖｒｅｆを
測定するという上記処理を所望の電圧となるまで繰り返
す。
とずれていたなら、再度切断すべきヒューズを算出し、
テストモードにエントリーした後、基準電圧Ｖｒｅｆを
測定するという上記処理を所望の電圧となるまで繰り返
す。
【００４７】基準電圧Ｖｒｅｆが所望の値になれば、テ
ストモードにエントリーした状態で基準電圧Ｖｒｅｆを
所望の値に保持したまま、リダンダンシＰ／Ｗで不良メ
モリセル置換のためのテストを行ない、不良メモリセル
のアドレスを示すヒューズの切断情報を含むヒューズデ
ータを出力する。
ストモードにエントリーした状態で基準電圧Ｖｒｅｆを
所望の値に保持したまま、リダンダンシＰ／Ｗで不良メ
モリセル置換のためのテストを行ない、不良メモリセル
のアドレスを示すヒューズの切断情報を含むヒューズデ
ータを出力する。
【００４８】次のトリミング工程で、基準電圧Ｖｒｅｆ
のトリミング回路のヒューズ、及びリダンダンシ置換の
ためのヒューズを同時にトリミングする。このように、
基準電圧Ｖｒｅｆのトリミング回路のヒューズとリダン
ダンシセル置換のためのヒューズを同時にトリミングす
ることにより、従来のＰｒｉ Ｐ／Ｗ、及びトリミング
工程１回の計２工程を省略することができる。
のトリミング回路のヒューズ、及びリダンダンシ置換の
ためのヒューズを同時にトリミングする。このように、
基準電圧Ｖｒｅｆのトリミング回路のヒューズとリダン
ダンシセル置換のためのヒューズを同時にトリミングす
ることにより、従来のＰｒｉ Ｐ／Ｗ、及びトリミング
工程１回の計２工程を省略することができる。
【００４９】
【実施例２】図６は、本発明の第２の実施例の回路構成
を示している。フィードバック回路２の抵抗をこのよう
に配置しても前記第１の実施例と同等の効果を有する。
を示している。フィードバック回路２の抵抗をこのよう
に配置しても前記第１の実施例と同等の効果を有する。
【００５０】以上、本発明を第１，第２の実施例につい
て説明したが、本発明は基準電圧Ｖｒｅｆのトリミング
回路においてヒューズと直列に配置したＭＯＳトランジ
スタ等のスイッチング素子のオン／オフをテストモード
信号に基づき制御する構成により、例えばスイッチング
素子をオフすることによりヒューズを切断した時と等価
な状態を作り出すことができることを特徴とし、このた
め、ヒューズ切断によってトリミングした場合と同一の
状態でリダンダンシ測定を精度良く行なうことが保証さ
れ、トリミング工程も１回に縮減するものである。
て説明したが、本発明は基準電圧Ｖｒｅｆのトリミング
回路においてヒューズと直列に配置したＭＯＳトランジ
スタ等のスイッチング素子のオン／オフをテストモード
信号に基づき制御する構成により、例えばスイッチング
素子をオフすることによりヒューズを切断した時と等価
な状態を作り出すことができることを特徴とし、このた
め、ヒューズ切断によってトリミングした場合と同一の
状態でリダンダンシ測定を精度良く行なうことが保証さ
れ、トリミング工程も１回に縮減するものである。
【００５１】本実施例では、基準電圧Ｖｒｅｆのトリミ
ング回路においてヒューズと直列に配置したＭＯＳトラ
ンジスタ等のスイッチング素子のオン／オフを制御して
基準電圧Ｖｒｅｆの調整が可能とされ、ヒューズを実際
に切断する場合と比較して、高速に基準電圧Ｖｒｅｆの
調整が行なえる。さらに、スイッチング素子は何度でも
オン／オフの切り換えが可能であるため、基準電圧Ｖｒ
ｅｆを所望も電圧値になるまで反復調整することが可能
とされる。
ング回路においてヒューズと直列に配置したＭＯＳトラ
ンジスタ等のスイッチング素子のオン／オフを制御して
基準電圧Ｖｒｅｆの調整が可能とされ、ヒューズを実際
に切断する場合と比較して、高速に基準電圧Ｖｒｅｆの
調整が行なえる。さらに、スイッチング素子は何度でも
オン／オフの切り換えが可能であるため、基準電圧Ｖｒ
ｅｆを所望も電圧値になるまで反復調整することが可能
とされる。
【００５２】また本実施例ではヒューズを４ケ使用した
ものについて説明したが、より多くのヒューズを使用し
て基準電圧を細かく調整できるようにしてもよいことは
勿論である。
ものについて説明したが、より多くのヒューズを使用し
て基準電圧を細かく調整できるようにしてもよいことは
勿論である。
【００５３】なお、本実施例のテストモード判定回路、
ラッチ回路、差動増幅器等の回路構成は、あくまで構成
の一例を示したものであり、本発明はこれらの実施例の
構成に限定されるものでなく、本発明の原理に準ずる各
種実施態様を含むものである。
ラッチ回路、差動増幅器等の回路構成は、あくまで構成
の一例を示したものであり、本発明はこれらの実施例の
構成に限定されるものでなく、本発明の原理に準ずる各
種実施態様を含むものである。
【００５４】
【表１】
【００５５】
【発明の効果】以上説明したように、本発明は、ヒュー
ズ素子と直列にＭＯＳトランジスタ等のスイッチング素
子を配置し、該スイッチング素子のオン／オフをテスト
モード信号により制御する構成としたことにより、基準
電圧Ｖｒｅｆの調整において実際にヒューズを切断しな
くてもヒューズを切断した場合と全く同じ状態でフィー
ドバック率を変えることができるため、例えば半導体メ
モリのトリミング工程を１回にすることができる。
ズ素子と直列にＭＯＳトランジスタ等のスイッチング素
子を配置し、該スイッチング素子のオン／オフをテスト
モード信号により制御する構成としたことにより、基準
電圧Ｖｒｅｆの調整において実際にヒューズを切断しな
くてもヒューズを切断した場合と全く同じ状態でフィー
ドバック率を変えることができるため、例えば半導体メ
モリのトリミング工程を１回にすることができる。
【００５６】また、本発明を冗長セルを有する半導体メ
モリに適用した場合、基準電圧調整のためのトリミング
回路のヒューズと、リダンダンシ置換のためのヒューズ
の切断を一回のトリミング工程で行なうことが可能とさ
れ、半導体メモリのトリミング工程を大幅に縮減する。
モリに適用した場合、基準電圧調整のためのトリミング
回路のヒューズと、リダンダンシ置換のためのヒューズ
の切断を一回のトリミング工程で行なうことが可能とさ
れ、半導体メモリのトリミング工程を大幅に縮減する。
【００５７】さらに、本発明によれば、テストモードに
おいて、スイッチング素子のオン／オフを制御して基準
電圧Ｖｒｅｆの調整するため、ヒューズを実際に切断す
る場合と比較して、基準電圧Ｖｒｅｆの調整が高速化さ
れ、さらに、スイッチング素子は何度でもオン／オフの
切り換えが可能であるため、基準電圧Ｖｒｅｆを所望も
電圧値になるまで反復調整して、切断するヒューズを決
定することができ、このため、確実にトリミングが行え
るという効果を有する。
おいて、スイッチング素子のオン／オフを制御して基準
電圧Ｖｒｅｆの調整するため、ヒューズを実際に切断す
る場合と比較して、基準電圧Ｖｒｅｆの調整が高速化さ
れ、さらに、スイッチング素子は何度でもオン／オフの
切り換えが可能であるため、基準電圧Ｖｒｅｆを所望も
電圧値になるまで反復調整して、切断するヒューズを決
定することができ、このため、確実にトリミングが行え
るという効果を有する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明におけるトリミングの工程を示すフロー
チャートである。
チャートである。
【図３】図１に示した本発明の一実施例における差動増
幅器の回路図である。
幅器の回路図である。
【図４】図１に示した本発明の一実施例におけるラッチ
回路を示す図である。
回路を示す図である。
【図５】図１に示した本発明の一実施例におけるテスト
モード判定回路を示す図である。
モード判定回路を示す図である。
【図６】本発明の第二の実施例の構成を示すブロック図
である。
である。
【図７】本発明のトリミング回路における素子定数の具
体例を示す図である。
体例を示す図である。
【図８】従来のトリミング回路のブロック図である。
【図９】従来のトリミング方法のフローチャートであ
る。
る。
１ 差動増幅器 ２ フィードバック回路 ３ テストモード判定回路 ４ ラッチ回路
Claims (2)
- 【請求項１】差動増幅器とフィードバック回路から成る
係数回路にて構成され、該フィードバック回路のヒュー
ズ素子をトリミングすることにより該係数回路の出力電
圧を調整するようにしたトリミング回路において、前記
ヒューズ素子と直列に配置されたスイッチング素子と、
テストモード信号により該スイッチング素子のオン／オ
フを制御する手段と、を備えたことを特徴とするトリミ
ング回路。 - 【請求項２】差動増幅器とフィードバック回路から成る
係数回路にて構成され、該フィードバック回路のヒュー
ズ素子をトリミングすることによって該係数回路の出力
電圧を調整するようにしたトリミング回路であって、前
記ヒューズ素子と直列にスイッチング素子を備え、テス
トモード信号により該スイッチング素子のオン／オフを
制御するようにしたトリミング回路を備えた、冗長セル
を有する半導体メモリのトリミング方法であって、 (a) 基準電圧を測定する工程と、 (b) 該測定電圧に基づき切断するヒューズを算出する
工程と、 (c) ヒューズデータを出力する工程と、 (d) テストモードにエントリーし前記ヒューズデータ
に基づき切断すべきヒューズ素子と直列に配置されたス
イッチング素子をオフ状態にセットして前記基準電圧を
測定し該基準電圧を調整する工程と、 (e) テストモードにおいてリンダンダンシ測定する工
程と、及び、 (f) トリミング回路において切断するヒューズとリダ
ンダンシ置換のために切断するヒューズの情報を含むヒ
ューズデータを出力する工程の、上記(a)〜(f)の各工程
から成るリダンダンシウェハーテスト工程と、 前記工程(f)で出力されたヒューズデータに基づきヒュ
ーズを切断するトリミング工程と、及び、 最終ウェハーテスト工程と、 から成るトリミング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306008A JP2639328B2 (ja) | 1993-11-12 | 1993-11-12 | トリミング方法及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306008A JP2639328B2 (ja) | 1993-11-12 | 1993-11-12 | トリミング方法及び回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141041A JPH07141041A (ja) | 1995-06-02 |
| JP2639328B2 true JP2639328B2 (ja) | 1997-08-13 |
Family
ID=17951973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5306008A Expired - Lifetime JP2639328B2 (ja) | 1993-11-12 | 1993-11-12 | トリミング方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639328B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7359255B2 (en) | 2005-05-24 | 2008-04-15 | Kabushiki Kaisha Toshiba | Semiconductor device having auto trimming function for automatically adjusting voltage |
| CN101322088B (zh) * | 2006-03-03 | 2010-07-21 | 株式会社理光 | 分压器、使用分压器的恒压电路及分压器电路中的调整方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19755384C2 (de) * | 1997-12-12 | 2000-05-04 | Siemens Ag | System zum Trimmen elektronischer Bauelemente oder Sensoren |
| JPH11213664A (ja) | 1998-01-23 | 1999-08-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2000340656A (ja) | 1999-05-28 | 2000-12-08 | Fujitsu Ltd | トリミング回路 |
| KR100333547B1 (ko) * | 1999-06-29 | 2002-04-24 | 박종섭 | 기준전압 발생기 |
| US6515934B2 (en) | 1999-07-26 | 2003-02-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including internal potential generating circuit allowing tuning in short period of time and reduction of chip area |
| JP2001035199A (ja) | 1999-07-26 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置 |
| US7085175B2 (en) * | 2004-11-18 | 2006-08-01 | Freescale Semiconductor, Inc. | Word line driver circuit for a static random access memory and method therefor |
| JP4670458B2 (ja) | 2005-04-27 | 2011-04-13 | 株式会社日立製作所 | 半導体装置 |
| JP4819407B2 (ja) * | 2005-06-09 | 2011-11-24 | 株式会社リコー | トリミング回路を有する半導体装置、そのトリミング方法及びその製造方法 |
| JP4591836B2 (ja) | 2006-05-22 | 2010-12-01 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのテスト方法 |
| US7721119B2 (en) * | 2006-08-24 | 2010-05-18 | International Business Machines Corporation | System and method to optimize multi-core microprocessor performance using voltage offsets |
| JP2008218911A (ja) * | 2007-03-07 | 2008-09-18 | Mitsumi Electric Co Ltd | 発光ダイオード駆動回路 |
| JP4498400B2 (ja) | 2007-09-14 | 2010-07-07 | Ｏｋｉセミコンダクタ株式会社 | トリミング回路 |
| JP2009141960A (ja) * | 2008-12-03 | 2009-06-25 | Renesas Technology Corp | 半導体集積回路 |
| JP5153844B2 (ja) * | 2010-09-24 | 2013-02-27 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP6125769B2 (ja) * | 2012-07-06 | 2017-05-10 | ローム株式会社 | 半導体装置、液晶表示装置、電子機器 |
| JP6830385B2 (ja) * | 2017-03-24 | 2021-02-17 | エイブリック株式会社 | 半導体回路 |
| JP6522201B1 (ja) * | 2018-05-14 | 2019-05-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
| JP7223267B2 (ja) * | 2019-04-04 | 2023-02-16 | セイコーエプソン株式会社 | 時計 |
-
1993
- 1993-11-12 JP JP5306008A patent/JP2639328B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7359255B2 (en) | 2005-05-24 | 2008-04-15 | Kabushiki Kaisha Toshiba | Semiconductor device having auto trimming function for automatically adjusting voltage |
| CN101322088B (zh) * | 2006-03-03 | 2010-07-21 | 株式会社理光 | 分压器、使用分压器的恒压电路及分压器电路中的调整方法 |
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| Publication number | Publication date |
|---|---|
| JPH07141041A (ja) | 1995-06-02 |
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