KR100333547B1 - 기준전압 발생기 - Google Patents

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Abstract

본 발명은 기준전압 발생기에 관한 것으로, 로우 패스 필터를 사용하여 노이즈 면역 특성을 향상시키고 퓨즈를 사용하여 기준전압 신호의 레벨을 튜닝할 수 있는 효과가 있다. 이를 구현하기 위한 본 발명의 기준전압 발생기는 기준 전압을 발생시키는 기준전압 발생수단과, 상기 기준전압의 레벨을 퓨즈를 사용하여 튜닝시키는 퓨즈레벨 튜닝수단과, 상기 기준전압 발생수단의 출력단에 생기는 노이즈를 제거시키는 로우패스 필터수단을 구비하여 이루어진 것을 특징으로 한다.

Description

기준전압 발생기{Reference voltage generator}
본 발명은 기준전압 발생기에 관한 것으로, 특히 로우 패스 필터(Low Pass Filter)를 사용하여 노이즈 면역 특성을 향상시키고 퓨즈를 사용하여 기준전압 신호의 레벨을 튜닝(tuning)할 수 있는 기준전압 발생기에 관한 것이다.
도 1은 종래의 기준전압 발생기의 회로도로서, 전원전압(Vcc) 및 노드(L1,L2) 사이에 각각 접속되고 게이트가 공통으로 상기 노드(L2)에 접속된 PMOS 트랜지스터(P1,P2)와, 상기 노드(L1,L2)와 접지전압(Vss) 사이에 각각 접속되고 게이트가 공통으로 상기 노드(L1)에 접속된 NMOS 트랜지스터(N1,N2)와, 상기 NMOS 트랜지스터(N2)와 Vss 사이에 접속된 저항(R1)으로 구성된다. 그리고, Vcc 및 노드(L3) 사이와 상기 노드(L3) 및 Vss 사이에 각각 접속되며 제어 신호(PWRUP)가 공통으로 게이트로 입력되는 PMOS(P3) 및 NMOS(N3)와, 상기 노드(L2) 및 Vss 사이에 접속되며 게이트가 상기 노드(L3)에 연결된 NMOS(N4)와, 상기 노드(L2) 및 Vss 사이에 NMOS로 구성된 캐패시터(N5)와, Vcc와 출력 단자(Vref) 사이에 접속되고 게이트가 상기 노드(L2)에 연결된 PMOS(P4)와, 상기 출력 단자(Vref)와 Vss 사이에 PMOS로 구성된 다이오드(P5)로 구성된다.
도시한 바와 같이, 종래의 기준전압 발생기는 위들러 소스 기준전압 발생기를 사용한 것으로, PMOS(P2)의 드레인 노드(L2)의 안정한 동작점이 입력과 출력이 같은 곳에서도 존재함으로 이를 제거해 주는 스타트 업 회로로서 'PWRUP' 신호를 이용하였다.그러나, 상기 구성을 갖는 종래의 기준전압 발생기에 있어서는, 메모리 칩이 동작할 때 생기는 그라운드 노이즈가 도 2의 시뮬레이션 결과에서 나타낸 바와 같이 기준전압(Vref) 신호에 그대로 전달되어 TTL 입력과 Vref 신호를 비교할 때 오동작이 생길 우려가 있으며, 프로세스 변화에 의한 Vref 신호의 레벨이 시프트 되었을 경우 메탈 수정 후에 대책이 없는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 로우 패스 필터를 사용하여 노이즈 면역 특성을 향상시키고 퓨즈를 사용하여 기준전압 신호의 레벨을 튜닝할 수 있는 기준전압 발생기를 제공하는데 있다.
도 1은 종래의 기준전압 발생기의 회로도
도 2는 종래의 기준전압 발생기의 노이즈 시뮬레이션 결과도
도 3은 본 발명의 기준전압 발생기의 회로도
도 4는 도 3에 도시한 퓨즈 멀티플렉스부의 상세 회로도
도 5는 도 4에 도시한 퓨즈 디코더의 회로도
도 6은 본 발명의 기준전압 발생기의 노이즈 시뮬레이션 결과도
< 도면의 주요부분에 대한 부호의 설명 >
10 : 기준전압 발생부 20 : 퓨즈 멀티플렉스부
22 : 제 1퓨즈 디코더 24 : 제 2퓨즈 디코더120 : 퓨즈 레벨 튜닝부 130 : 로우 패스 필터부
상기 목적을 달성하기 위하여 본 발명의 기준전압 발생기는, 기준 전압을 발생시키는 기준전압 발생수단과, 기준전압의 레벨을 퓨즈를 사용하여 튜닝시키는 퓨즈레벨 튜닝수단과, 기준전압 발생수단의 출력단에 생기는 노이즈를 제거시키는 로우패스 필터수단을 구비하는데, 퓨즈레벨 튜닝수단은 퓨즈의 연결 상태에 따라 이를 디코딩하고 디코딩된 신호를 논리연산하여 제 1 내지 제 4 신호를 멀티플렉싱하여 출력하는 퓨즈 멀티플렉스부와, 퓨즈 멀티플렉스부로부터 인가된 제 1 내지 제 4 신호를 논리연산하여 선택적으로 출력하는 선택논리부와, 기준전압 출력노드와 로우패스필터수단의 한 노드 사이에 직렬 연결되고, 선택논리부에서 선택된 제 1 내지 제 4 신호에 의해 스위칭되어 기준전압을 튜닝시키는 다수개의 MOS 트랜지스터로 구성됨을 특징으로 한다.상기 구성에 더하여, 상기 로우패스필터수단은, 1개의 캐패시터와 1개의 저항으로 구성되는데, 상기 캐패시터는 NMOS인 것이 바람직하다.
그리고, 상기 퓨즈레벨 튜닝수단의 MOS 트랜지스터는 PMOS이고, 상기 선택논리부는, 1개의 인버터와 NAND 게이트 및 다수개의 NMOS로 구성된 것이 바람직하다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 기준전압 발생기의 회로도로서, 기준 전압(Vref)을 발생시키는 기준전압 발생부(10)와, 상기 기준 전압(Vref)의 레벨을 퓨즈를 사용하여 튜닝시키는 퓨즈 레벨 튜닝부(120)와, 상기 기준전압 발생부(10)의 출력단에 생기는 노이즈를 제거시키는 로우 패스 필터부(130)로 구성된다.
상기 기준전압 발생부(10)는, 전원전압(Vcc) 및 노드(L1,L2) 사이에 각각 접속되고 게이트가 공통으로 상기 노드(L2)에 접속된 PMOS 트랜지스터(P1,P2)와, 상기 노드(L1,L2)와 노드(L10) 사이에 각각 접속되고 게이트가 공통으로 상기 노드(L1)에 접속된 NMOS 트랜지스터(N1,N2)와, 상기 NMOS 트랜지스터(N2)와 노드(L10) 사이에 접속된 저항(R1)으로 구성된다. 그리고, Vcc 및 노드(L3) 사이와 상기 노드(L3) 및 노드(L10) 사이에 각각 접속되며 제어 신호(PWRUP)가 공통으로 게이트로 입력되는 PMOS(P3) 및 NMOS(N3)와, 상기 노드(L2) 및 노드(L10) 사이에 접속되며 게이트가 상기 노드(L3)에 연결된 NMOS(N4)와, 상기 노드(L2) 및 노드(L10) 사이에 NMOS로 구성된 캐패시터(N5)와, Vcc와 출력 단자(Vref) 사이에 접속되고 게이트가 상기 노드(L2)에 연결된 PMOS(P4)로 구성된다.
상기 기준전압 발생부(10)는 위들러 소스 기준전압 발생기로서, 노드(L1)와 노드(L2)의 전위를 비교·증폭하여 기준전압(Vref)을 출력한다. 상기 노드(L2)의 전위는 제어 신호(PWRUP)에 의해 결정된다. 제어 신호(PWRUP)가 '로우'일 경우에는 상기 PMOS 트랜지스터(P3)가 턴온되어 노드(L3)가 '하이'가 되며, 따라서 NMOS 트랜지스터(N4)가 턴온되어 상기 노드(L2)의 전위를 '로우'로 만든다. 반대로, 상기 제어 신호(PWRUP)가 '하이'일 경우에는 상기 NMOS 트랜지스터(N3)가 턴온되어 노드(L3)가 '로우'가 되며, 따라서 NMOS 트랜지스터(N4)가 턴오프되어 상기 노드(L2)의 전위를 '하이'로 유지시킨다. 이때, 노드(L2)의 '하이' 전위 신호는 커런트 미러 구조의 PMOS 트랜지스터(P1,P2)에 의해 Vcc가 공급되기 때문이다.
상기 퓨즈 레벨 튜닝부(120)는, 4개의 디코딩된 제어 신호(s1∼s4)를 발생시키는 퓨즈 멀티플렉스부(20)와, 상기 제어 신호(s3)를 반전시키는 인버터(INV1)와, 상기 인버터(INV1)의 출력 신호와 상기 제어 신호(s4)를 입력으로 하는 NAND 게이트(ND1)으로 구성된다. 또한, 상기 기준전압 발생부(10)의 출력 단자와 노드(L4) 사이에 접속되며 게이트에 상기 제어 신호(s1)가 입력되는 PMOS 트랜지스터(P6)와, 상기 노드(L4)와 노드(L5) 사이에 접속되며 게이트에 상기 제어 신호(s1)가 입력되는 PMOS 트랜지스터(P7)와, 상기 노드(L5)와 노드(L6) 사이에 접속되며 게이트에 상기 제어 신호(s1)가 입력되는 PMOS 트랜지스터(P8)와, 상기 노드(L6)와 노드(L7) 사이에 접속되며 게이트에 상기 제어 신호(s1)가 입력되는 PMOS 트랜지스터(P9)와, 상기 노드(L7)와 노드(L8) 사이에 접속되며 게이트에 상기 제어 신호(s1)가 입력되는 PMOS 트랜지스터(P10)와, 상기 노드(L8)와 노드(L9) 사이에 접속되며 게이트에상기 제어 신호(s1)가 입력되는 PMOS 트랜지스터(P11)와, 상기 노드(L9)와 노드(L10) 사이에 접속되며 게이트에 상기 제어 신호(s1)가 입력되는 PMOS 트랜지스터(P12)로 구성된다. 그리고, 상기 노드(L5)와 노드(L7) 사이에 접속되며 게이트에 상기 제어 신호(s1)가 입력되는 NMOS 트랜지스터(N8)와, 상기 노드(L6)와 노드(L7) 사이에 접속되며 게이트에 상기 제어 신호(s2)가 입력되는 NMOS 트랜지스터(N6)와, 상기 노드(L7)와 노드(L8) 사이에 접속되며 게이트에 상기 NAND 게이트(ND1)의 출력 신호가 입력되는 NMOS 트랜지스터(N7)로 구성된다.
상기 로우 패스 필터부(130)는, 상기 노드(L10)와 Vss 사이에 접속된 저항(R2)과, 상기 기준 전압(Vref)과 노드(L10) 사이에 접속된 NMOS로 구성된 캐패시터(N9)로 구성된다.
상기 구성으로 이루어진 로우 패스 필터부(130)의 동작 원리에 대해 간략히 설명하면 다음과 같다.
먼저, 키르히호프의 법칙으로부터 회로의 미분 방정식은
<수학식 1>
이다. 시간 t에 대해 미분하여 정리하면,
<수학식 2>
와 같고, 이 회로의 미분 방정식을 풀기 위하여 방정식을 다음과 같이 다시쓰면,
<수학식 3>
이 된다. 윗식의 좌변과 우변은 표준 적분형이므로 이를 적분하면,
<수학식 4>
과 같다. 여기서 K는 초기조건으로부터 계산되는 상수이다. 윗식을 다른 방정식으로 나타내면,
<수학식 5>
이다. 여기서 A는 간단히 하기 위하여 expK 대신 쓴 값이다. A의 값을 계산하기 위하여 t=0에서 캐패시터(N9)에 걸리는 초기전압이 0이므로 전류는 V/R과 같게 됨을 알 수 있다. 따라서,
<수학식 6>
이다. 임의의 시간에 캐패시터(N9)에 걸리는 전압은 총 전압으로부터 저항(R2)에 걸리는 전압을 뺀 것이다. 즉.
<수학식 7>
이다.
윗 식에서와 같이, 그라운드로부터 100MHz 주파수로 ±0.5V 즉, 스윙폭이 1V인 노이즈가 인가되고 저항(R2)이 10㏀이고 캐패시터(N9)가 6pF일 경우에 Vc는 약 0.15V가 된다.
상기에서와 같이, RC 필터를 사용함으로써 그라운드로부터의 노이즈를 차단할 수 있게 된다.
그러면, 상기 구성에 의한 본 발명의 기준전압 발생기를 도 3을 참조하여 설명하기로 한다.
먼저, 메탈 옵션으로 사용하기 위한 PMOS 트랜지스터(P6,P7,P11,P12)를 사용하였는데, PMOS 트랜지스터(P6,P7)는 메탈로 연결되어 있으며, 이 옵션을 끊을 때마다 기준전압 레벨이 내려가고, PMOS 트랜지스터(P11,P12)의 메탈을 연결시키면 Vref 레벨이 올라간다.
다음으로, 퓨즈 옵션으로 사용하기 위한 PMOS 트랜지스터(P8,P9,P10)를 사용하였는데, 퓨즈 디코딩에 따라 s0,s1,s2,s3이 엑티브 하이로 인에이블되면서 NMOS 트랜지스터(N6,N7,N8)를 온/오프 시키면서 Vref 레벨을 바꿀 수 있다.
상기 s1 신호가 '하이' 상태가 되면, NMOS 트랜지스터(N8)를 턴온시킴으로서 레벨을 내리고, 상기 s2 신호가 '하이' 상태가 되면, NMOS 트랜지스터(N6)를 턴턴온시킴으로서벨을 내리고, 상기 s3 신호가 '하이' 상태가 되고 s0 신호가 '로우' 상태가 되면, 현재 상태의 레벨을 유지하도록 하고, 상기 s0 신호가 '하이' 상태가 되고 s3 신호가 '로우' 상태가 되면, NMOS 트랜지스터(N7)를 턴온시킴으로서 레벨을 올리게 된다.
도 4는 도 3에 도시한 퓨즈 멀티플렉스부(20)의 상세 회로도로서, 제 1 퓨즈 디코더(22)의 출력 신호(cut0)와 제 2 퓨즈 디코더(24)의 출력 신호(cut1)를 논리연산하여 s0 신호를 출력하는 NAND 게이트(ND2)와, 상기 제 1 퓨즈 디코더(22)의 출력 신호(cut0)와 제 2 퓨즈 디코더(24)의 출력 신호(cut1b)를 논리연산하여 s1 신호를 출력하는 NAND 게이트(ND3)와, 상기 제 1 퓨즈 디코더(22)의 출력 신호(cut0b)와 제 2 퓨즈 디코더(24)의 출력 신호(cut1)를 논리연산하여 s2 신호를 출력하는 NAND 게이트(ND4)와, 상기 제 1 퓨즈 디코더(22)의 출력 신호(cut0b)와 제 2 퓨즈 디코더(24)의 출력 신호(cut1b)를 논리연산하여 s3 신호를 출력하는 NAND 게이트(ND5)로 구성된다.
상기 퓨즈 레벨 튜닝부(120)는 퓨즈 멀티플렉스부(20) 내의 퓨즈 디코더(22,24)를 이용하여 출력 신호(s0,s1,s2,s3)를 만들기 위해 멀티플렉싱한 것이다.
도 5는 도 4에 도시한 퓨즈 디코더(22,24)의 상세 회로도로서, Vcc와 노드(L11) 사이에 접속된 퓨즈(F0)와, 상기 노드(L11)와 Vss 사이에 접속된 NMOS로 구성된 캐패시터(N10)와, 상기 노드(N11)와 Vss 사이에 접속되고 게이트가 노드(L12)에 연결된 NMOS 트랜지스터(N11)와, Vcc와 노드(N12) 사이에 접속되고 게이트가 노드(L11)에 연결된 PMOS 트랜지스터(P13)와, 상기 노드(N12)와 Vss 사이에 접속되고 게이트가 노드(L11)에 연결된 NMOS 트랜지스터(N12)와, Vcc와 노드(N13) 사이에 접속되고 게이트가 노드(L12)에 연결된 PMOS 트랜지스터(P14)와, 상기 노드(N13)와 Vss 사이에 접속되고 게이트가 노드(L12)에 연결된 NMOS 트랜지스터(N13)와, Vcc와 출력 단자(cut) 사이에 접속되고 게이트가 노드(L13)에 연결된 PMOS 트랜지스터(P15)와, 상기 출력 단자(cut)와 Vss 사이에 접속되고 게이트가 노드(L13)에 연결된 NMOS 트랜지스터(N14)와, 상기 노드(L13)로 출력되는 출력 신호(cutb)로 구성된다.
상기 구성에 의한 동작은, 퓨즈(F0)가 연결된 상태에서는 출력 신호(cut)가 로우 레벨, 출력 신호(cutb)가 하이 레벨을 갖는다. 만약, 퓨즈(F0)가 끊어졌을 경우에는 출력 신호(cut)가 하이 레벨, 출력 신호(cutb)가 로우 레벨을 갖는다.
도 6은 본 발명의 기준전압 발생기의 노이즈 시뮬레이션 결과를 나타낸 것이다.
이상에서 설명한 바와 같이, 본 발명의 기준전압 발생기에 의하면, 로우 패스 필터를 사용하여 노이즈 면역 특성을 향상시키고 퓨즈를 사용하여 기준전압 신호의 레벨을 튜닝할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 기준 전압을 발생시키는 기준전압 발생수단;
    상기 기준전압의 레벨을 퓨즈를 사용하여 튜닝시키는 퓨즈레벨 튜닝수단; 및
    상기 기준전압 발생수단의 출력단에 생기는 노이즈를 제거시키는 로우패스 필터수단을 구비하고,
    상기 퓨즈레벨 튜닝수단은
    퓨즈의 연결 상태에 따라 이를 디코딩하고 디코딩된 신호를 논리연산하여 제 1 내지 제 4 신호를 멀티플렉싱하여 출력하는 퓨즈 멀티플렉스부와,
    상기 퓨즈 멀티플렉스부로부터 인가된 제 1 내지 제 4 신호를 논리연산하여 선택적으로 출력하는 선택논리부와,
    상기 기준전압 출력노드와 상기 로우패스필터수단의 한 노드 사이에 직렬 연결되고, 상기 선택논리부에서 선택된 제 1 내지 제 4 신호에 의해 스위칭되어 상기 기준전압을 튜닝시키는 다수개의 MOS 트랜지스터로 구성됨을 특징으로 하는 기준전압 발생기.
  2. 제 1항에 있어서, 상기 로우패스필터수단은
    상기 기준전압의 출력단과 상기 기준전압 발생수단 사이에 연결된 캐패시터; 및
    상기 캐패시터의 일단과 접지전압단 사이에 연결된 저항으로 구성된 것을 특징으로 하는 기준전압 발생기.
  3. 제 2항에 있어서,
    상기 캐패시터는 MOS 트랜지스터인 것을 특징으로 하는 기준전압 발생기.
  4. 제 3항에 있어서,
    상기 MOS 트랜지스터는 NMOS인 것을 특징으로 하는 기준전압 발생기.
  5. 삭제
  6. 제 1항에 있어서,
    상기 다수개의 MOS 트랜지스터는 PMOS인 것을 특징으로 하는 기준전압 발생기.
  7. 제 1항에 있어서, 상기 선택논리부는
    상기 제 1신호의 출력단에 연결된 인버터;
    상기 인버터의 출력신호 및 제 2신호를 낸드연산하는 낸드게이트;
    상기 제 3신호, 제 4신호의 출력단 및 상기 낸드게이트의 출력단에 각각 연결된 다수개의 NMOS로 구성된 것을 특징으로 하는 기준전압 발생기.
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