KR0171949B1 - 데이타 출력 버퍼 - Google Patents

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KR0171949B1 KR1019950066034A KR19950066034A KR0171949B1 KR 0171949 B1 KR0171949 B1 KR 0171949B1 KR 1019950066034 A KR1019950066034 A KR 1019950066034A KR 19950066034 A KR19950066034 A KR 19950066034A KR 0171949 B1 KR0171949 B1 KR 0171949B1
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Abstract

본 발명은 풀-업 및 풀-다운 드라이버단을 포함하는 반도체 집적 회로의 데이터 출력 버퍼에 관한 것으로, 상기 풀-업 드라이버단이 구동되어 출력단자로 공급하는 출력 하이전압을 감지하여 데이터 출력 버퍼로부터의 출력 신호를 입력으로 하는 내부 회로가 TTL 레벨의 하이 데이터를 인식하는 전위(2.4V)에서 상기 풀-업 드라이버단을 디스에이블 시킴으로써, 필요 이상의 출력 하이전압 레벨이 올라가는 것을 방지시켜 접지 전위에서 발생되는 노이즈를 줄였고, 또한 엑세스 타임을 빠르게 하는 효과가 있다.

Description

데이터 출력 버퍼
제1도는 종래의 데이터 출력 버퍼의 상세회로도.
제2a도 및 제2b도는 종래의 데이터 출력 버퍼에서 사용된 전류 및 전압의 시뮬레이션도.
제3도는 본 발명의 일실시예에 의한 데이터 출력 버퍼의 상세회로도.
제4a도 및 제4b도는 본 발명에 따른 데이터 출력 버퍼에서 사용된 전류 및 전압의 시뮬레시션도.
* 도면의 주요부분에 대한 부호의 설명
MN1∼MN6 : NMOS형 트랜지스터 MP1∼MP5 : PMOS형 트랜지스터
NA1∼NA2 : NAND 게이트 NO1 : NOR 게이트
I1∼I6 : 인버터 R1 : 저항
C1 : 기생 캐패시터 20 : 풀-업 제어수단
30 : 풀-다운 제어수단
본 발명은 반도체 집적 회로의 데이터 출력 버퍼에 관한 것으로, 특히 풀-업 드라이버단이 턴-온시 출력하이전압을 감지하여 TTL 레벨의 하이 데이터를 인식하는 전위에서 상기 풀-업 드라이버단을 디스에이블시켜 출력 하이전압 레벨을 낮춰줌으로써, 순간전류에 의한 노이즈를 줄이고 엑세스 타임을 빠르게 구현한 데이터 출력 버퍼에 관한 것이다.
일반적으로, 데이터 출력 버퍼는 반도체 소자의 외부로부터 입력되는 TTL(Transistior Transistor Logic) 레벨의 신호를 소자의 내부에 CMOS(Complementary Metal Oxide Semiconductor) 레벨의 신호로 전달하는 장치로서, TTL 레벨로 입력되는 신호 중에서 2.4V 이상으로 입력되는 신호는 고전위를 나타내는 신호인 Vih(input high level voltage)으로 인식되어 소자 내부에 전원전위로 전달되고, 0.8V 이하로 입력되는 신호는 전단위로 나타내는 신호인 Vil(input low level voltage)로 인식되어 소자 내부의 접지전위로 전달되게 된다.
이와같이, 데이터 출력 버퍼에서 데이터를 리드(READ)할 때, 풀-업 드라이버가 동작하여 출력 하이 전압(VOH)이 올라가는데, 전원전압(Vcc)에 따라 다소 차이는 있으나 5V로 동작할 때는 상기 VOH이 약 3.3V까지 올라간다. 이 때, 엑세스 타임(access time)은 상기에서 설명한 바와 같이 TTL 레벨로 입력되는 2.4V이상의 입력 전압을 감지하여 출력단자로 '하이' 데이터를 출력한다. VOH가 너무 높으면 풀-다운 드라이버가 인에이블되어 디스차지(discharge)할 때, 전압 스윙(swing) 폭이 커짐으로 인해서 '로우' 데이터의 엑세스 타임이 늦어지고 전류소모도 많아지게 된다. 또한, 풀-다운 드라이버가 턴-온되는 동작시 순간 전류(L×di/dt)가 커져서 출력단에 노이즈(noise)가 심하게 나타나게 된다.
그러면, 제1도에 도시된 종래기술에 따른 데이터 출력 버퍼의 회로도를 보면서 그 문제점을 알아보기로 한다.
제1도에 도시된 데이터 출력 버퍼는 버퍼 인에이블 신호(OE)를 입력하는 제1노드(N1)와, 데이터(DO)를 입력하는 제2노드(N2)와, 상기 제1및 제2노드(N1,N2)의 신호를 NAND 연산하여 제4노드(N4)로 출력하는 제1NAND 게이트(NA1)와, 제4노드(N4) 및 제5노드(N5) 사이에 접속된 제2인버터(I2)와, 상기 제5노드(N5) 및 제6 노드(N6) 사이에 접속된 제3인버터(N3)와, 고전압(Vpp) 및 제7 노드(N7) 사이에 접속되며, 게이트가 상기 제6 노드(N6)에 연결된 제1PMOS형 트랜지스터(MP1)와, 상기 제7 노드(N7) 및 접지전압(Vss) 사이에 접속되며, 게이트가 상기 제6 노드(N6)에 연결된 제3NMOS형 트랜지스터(MN3)와, 전원전압(Vcc) 및 출력 노드인 제10 노드(N10) 사이에 접속되며, 게이트가 상기 제7 노드(N7)에 연결된 제1NMOS형 트랜지스터로 구성된 풀-업 소자(MN1)로 구성되어 있다. 그리고, 상기 제2노드(N2) 및 제3노드(N3) 사이에 접속된 제1인버터(I1)와, 상기 제1노드(N1) 및 제3노드(N3)의 신호를 NAND 연산하여 제8노드(N8)로 출력하는 제2NAND 게이트(NA2)와, 상기 제8노드(N8) 및 제9노드(N9) 사이에 접속된 제4인버터(I4)와, 상기 출력 노드인 제10 노드(N10) 및 접지전압 사이에 접속되며, 게이트가 상기 제9노드(N9)에 연결된 제2NMOS형 트랜지스터로 구성된 풀-다운 소자(MN2)로 구성된다.
먼저 상기 제2노드(N2)로 데이터 신호(DO)가 '하이'로 입력된다고 가정하면, 제1NAND 게이트(NA1)의 출력 노드(N4)는 로우가 되고 제6 노드(N6)의 신호도 로우가 되어 상기 제1PMOS 트랜지스터(MP1)를 턴-온시킴으로써 제7 노드(N7)로 고전위(Vpp)를 공급한다. 그리고, 제2NAND 게이트(NA2)의 출력노드(N8)는 하이가 되어 제9노드(N9)를 로우로 만든다. 따라서, NMOS 트랜지스터로 구성된 풀-업 소자(MN1)는 그 자신의 게이트로 입력되는 상기 제7 노드(N7)의 고전위로 인해 턴-온되어 출력 단자인 제10 노드(N10)로 전원전위(Vcc)를 공급하게 되고, 상기 NMOS 트랜지스터로 구성된 풀-다운 소자(MN2)는 그 자신의 게이트로 인가되는 상기 제9노드(N9)의 저전위 신호에 의하여 턴-오프되게 된다.
그런데, 상기와 같은 종래의 데이터 출력버퍼에서는 엑세스 타임을 빠르게 하기 위해 통상적으로 출력하이전압 (VOH)을 높인다. 이 때, VOH전위가 높으면 '로우' 데이터 엑세스 타임이 늦어지고, 풀-다운 소자단(MN2)의 디스차지(discharge)시 순간전류(L×dv/dt)가 커서 그라운드 전위에 노이즈가 발생하게 된다. 즉, 출력단자로 전원전위 또는 접지전위를 각각 공급하기 위한 상기 풀-업 및 풀-다운 소자가 입력 데이터가 바뀜에 따라 각각 풀-스윙(full-swing)으로 동작을 하게 되는데, 상기와 같이 출력하이 전압(VOH)을 크게 할 경우 전원전위에서 접지전위로, 또는 접지전위에서 전원전위로 전압 스윙폭이 큰 풀-스윙을 해야 하므로, 그라운드 전위에서 많은 노이즈를 발생시키게 되고, 또한 전압 스윙폭이 커짐으로 인해 동작속도가 느리게 된다.(제2a도 및 제2b도에 종래의 데이터 출력 버퍼에서 사용된 전류 및 전압의 시뮬레이션 결과를 그래프로 나타내었다.)
따라서, 본 발명에서는 풀-업 소자가 턴-온시 출력하이전압을 감지하여 TTL 레벨의 하이데이터를 인식하는 전위에서 상기 풀-업 소자를 디스에이블시켜 출력 하이전압레벨의 전위를 낮춰줌으로써, 순간전류에 의한 노이즈를 줄이고, 엑세스 타임을 빠르게 구현한 데이터 출력 버퍼를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 실시예에 따른 데이터 출력 버퍼는, 입력되는 데이터에 의해 데이터 출력 라인을 풀업시키는 풀-업 수단과, 입력되는 데이터에 의해 데이터 출력라인을 풀다운시키는 풀-다운 수단과, 상기 데이터 출력라인에서의 전압이 티티엘레벨의 하이 데이터를 인식하는 최소의 전압보다 상승하는지를 감지하여 상승하면 상기 풀-업 수단을 디스에이블시키는 신호를 출력하는 전위 감지 수단 및, 버퍼인에이블신호와 입력데이터를 논리조합한 신호 및 상기 전위 감지 수단으로부터의 신호를 입력받아 논리조합한 결과에 따라 고전압단과 접지전압단 사이에 설치된 CMOS 인버터를 통해 상기 풀업 수단의 동작을 제어하여 상기 데이터 출력라인의 전압레벨을 낮추어 주는 풀-업 제어수단을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 더 상세히 설명하기로 한다.
제3도는 본 발명의 일실시예에 의한 데이터 출력 버퍼의 상세회로도로서, 풀-업 소자(MN1)가 턴-온시 출력하이 전압을 감지하여 T시 레벨의 하이 데이터를 인식하는 전위(2.4V)에서 상기 풀-업 소자단을 디스에이블시켜 출력 하이전압레벨의 전위를 낮춰주는 전위 감지부(100)를 종래의 회로에서 추가로 구성하였다.
그 구성은 버퍼 인에이블 신호(OE)를 입력하는 제1노드(N1)와, 데이터(DO)를 입력하는 제2노드(N2)와, 상기 제1및 제2노드(N1,N2)의 신호를 NAND 연산하여 제4노드(N4) 제4 노드(N4)로 출력하는 제1 NAND 게이트(NA1)와, 사익 제4노드(N4) 및 제13 노드(N13)의 신호를 NOR 연산하여 제5노드(N5)로 출력하는 제1NOR 게이트(NO1)와, 상기 제5노드(N5) 및 제6 노드(N6) 사이에 접속된 제3인버터(N3)와, 고전압(Vpp) 및 제7 노드(N7) 사이에 접속되며, 게이트가 상기 제6 노드(N6)에 연결된 제1PMOS형 트랜지스터(MP1)와, 상기 제7 노드(N7) 및 접지전압(Vss) 사이에 접속되며, 게이트가 상기 제6 노드(N6)에 연결된 제3NMOS형 트랜지스터(MN3)와, 전원전압(Vcc) 및 출력 노드인 제10 노드(N10) 사이에 접속되며, 게이트가 상기 제7 노드(N7)에 연결된 제1NMOS형 트랜지스터로 구성된 풀-업 소자(MN1)로 구성된다. 그리고, 상기 제2노드(N2) 및 제3노드(N3) 사이에 접속된 제1인버터(I1)와, 상기 제1노드(N1) 및 제3노드(N3)의 신호를 NAND 연산하여 제8노드(N8)로 출력하는 제2NAND 게이트(NA2)와, 상기 제8노드(N8) 및 제9노드(N9) 사이에 접속된 제4인버터(I4)와, 상기 출력 노드인 제10 노드(N10) 및 접지전압 사이에 접속되며, 게이트가 상기 제9노드(N9)에 연결된 제2NMOS형 트랜지스터로 구성된 풀-다운 소자(MN2)로 구성된다.
여기서, 상기 제1NAND게이트(NA1)와 제 1NOR 게이트(NO1)와 인버터(I3)와 제 1PMOS형 트랜지스터(MP1) 및 제 3NMOS형 트랜지스터(MN3)는 풀-업 제어수단(20)의 구성요소로서, 이 풀-업 제어수단(20)은 버퍼인에이블신호(OE)와 입력데이터(DO)를 논리조합한 신호 및 상기 전위 감지부(100)로부터의 신호를 입력받아 논리조합한 결과에 따라 고전압단과 접지전압단 사이에 설치된 CMOS인버터(MP1,MN3)를 통해 상기 풀-업 소자(MN1)의 동작을 제어하여 출력라인(DQ)의 전압레벨을 낮추어 준다. 그리고, 상기 인버터(I1)와 제 2NAND게이트(NA2)와 인버터(I4)는 상기 풀-다운 소자(MN2; NMOS 트랜지스터)의 동작을 제어하는 풀다운 제어수단(30)의 구성요소가 된다.
그리고, 상기 전위 감지부(100)는 전원전위(Vcc) 및 제12 및 제14 노드(N12,N14)에 각각 접속되며, 게이트가 공통으로 상기 제14 노드(N14)에 연결된 커런트 미러 구조의 제2, 제3PMOS형 트랜지스터(MP2,MP3)와, 전원전위 및 상기 제12 노드(N12) 사이에 접속되며, 게이트가 상기 제1노드(N1)에 연결된 제4PMOS형 트랜지스터(MP4)와, 전원전위 및 상기 제14 노드(N14) 사이에 접속되며, 게이트가 상기 제1노드(N1)에 연결된 제5PMOS형 트랜지스터(MP5)와, 상기 제12 노드(N12) 및 제15 노드(N15) 사이에 접속되며, 게이트가 기준전압(Vref)을 입력하는 제11 노드(N11)에 연결된 제4NMOS형 트랜지스터(MN4)와, 상기 제14 노드(N14) 및 제15 노드(N15) 사이에 접속되며, 게이트가 출력단자인 제10 노드(N10)에 연결된 제5NMOS형 트랜지스터(MN5)와, 상기 제15 노드(N15) 및 접지전압(Vss) 사이에 접속되며, 게이트가 상기 제1노드(N1)에 연결된 제6 NMOS형 트랜지스터(MN6)와, 상기 제12 노드(N12) 및 상기 제13 노드(N13) 사이에 직렬접속된 인버터(I6,I5)로 구성된다.
상기 풀-업 및 풀-다운 소자에 의한 데이터 출력 버퍼의 동작은 제1도에서 자세하게 설명하였기 때문에, 여기서는 본 발명의 실시예인 전위 감지부(100)를 중심으로 설명하기로 하겠다.
먼저, 입력 데이터 신호에 의해 풀-업 소자(MN1)가 동작되어 출력단자인 제10 노드(N10)로 '하이' 레벨의 데이터가 출력된다고 가정하자. 그 다음 전위 감지부(100)에서는 제10 노드(N10)로 출력되는 '하이' 레벨의 데이터 전위 신호와 제11 노드(N11)를 통해 입력되는 외부로부터의 기준전압(Vref; 예컨대 2.4V)을 상호 비교,증폭하여 상기 풀-업 소자(MN1)의 동작을 제어하게 된다.
그 동작은 상기 전위 비교부(100)로 입력되는 기준전압(Vref)보다 제10 노드(N10)로 출력되는 출력하이전압레벨이 더 높다고 하면, 상기 제5NMOS형 트랜지스터(MN5)를 통해 접지전위로 흐르는 전류가 상기 제4NMOS형 트랜지스터(MN4)를 통해 흐르는 전류의 양보다 많게되어 상기 제14 노드(N14)의 전위 신호는 로우가 되고, 상기 제12 노드(N12)의 전위 신호는 하이가 된다. 따라서, 제13 노드(N13)의 전위 신호는 하이가 되어 상기 제1NOR 게이트(NO1)의 출력을 로우로 만든다. 그러므로, 상기 제6 노드(N6)의 전위 신호가 로우에서 하이로 바뀜에 따라 상기 제3NMOS형 트랜지스터(MN3)가 턴-온되어 제7 노드(N7)의 전위를 로우로 만듬으로써 상기 NMOS형 트랜지스터로 구성된 풀-업소자(MN1)가 턴-오프되어 출력 단자로의 전류 공급을 중단시키게 된다.
따라서, 데이터 출력 버퍼로부터의 출력 신호를 입력으로 하는 내부 회로가 TTL 레벨의 하이데이터를 인식하는 전위(2.4V)에서 상기 풀-업 소자단을 디스에이블시킴으로써 필요 이상의 출력하이전압레벨이 올라가는 것을 방지시켰다.
제4a도 및 제4b도는 본 발명의 데이터 출력 버퍼에 의한 전류 및 전압의 시뮬레이션 결과를 나타낸 것으로, 제2a도 및 제2b도에 도시된 종래의 시뮬레이션 결과와 비교해 볼 때, 접지전압에서의 노이즈 성분이 줄어들었고, 엑세스 타임도 빨라졌다는 것을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명의 데이터 출력 버퍼를 반도체 집적 회로의 내부에 구현하게 되면 풀-업 소자(MN1)가 구동되어 출력단자로 공급하는 출력하이 전압을 감지하여 데이터 출력 버퍼로 부터의 출력 신호를 입력으로 하는 내부 회로가 TTL 레벨의 하이 데이터를 인식하는 전위(2.4V)에서 상기 풀-업 소자를 디스에이블시킴으로써 필요 이상의 출력 하이 전압레벨이 올라가는 것을 방지시켜 접지전위에서 발생되는 노이즈를 줄였고, 또한, 엑세스 타임을 빠르게 하는 효과가 있다.

Claims (2)

  1. 입력되는 데이터에 의해 데이터 출력라인을 풀업시키는 풀-업 수단과, 입력되는 데이터에 의해 데이터 출력라인을 풀다운시키는 풀-다운 수단과, 상기 데이터 출력라인에서의 전압이 티티엘레벨의 하이 데이터를 인식하는 최소의 전압보다 상승하는지를 감지하여 상승하면 상기 풀-업 수단을 디스에이블시키는 신호를 출력하는 전위 감지 수단 및, 버퍼인에이블신호와 입력데이터를 논리조합한 신호 및 상기 전위 감지 수단으로부터의 신호를 입력받아 논리조합한 결과에 따라 고전압단과 접지전압단 사이에 설치된 CMOS 인버터를 통해 상기 풀업 수단의 동작을 제어하여 상기 데이터 출력라인의 전압레벨을 낮추어 주는 풀-업 제어수단을 구비하는 것을 특징으로 하는 데이터 출력버퍼.
  2. 제1항에 있어서, 상기 전위 감지 수단은 상기 데이터 출력라인에서의 전압과 외부에서 입력되는 티티엘레벨의 하이데이터를 인식하는 최소의 전압을 비교하여 상기 데이터 출력라인의 전압이 높게 되면 풀-업 수단 디스에이블용 신호를 상기 풀업 제어수단으로 제공하는 차동 증폭기로 구성되는 것을 특징으로 하는 데이터 출력 버퍼.
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