KR960002915Y1 - 데이타 출력용 버퍼회로 - Google Patents

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KR960002915Y1 KR2019940000483U KR19940000483U KR960002915Y1 KR 960002915 Y1 KR960002915 Y1 KR 960002915Y1 KR 2019940000483 U KR2019940000483 U KR 2019940000483U KR 19940000483 U KR19940000483 U KR 19940000483U KR 960002915 Y1 KR960002915 Y1 KR 960002915Y1
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금성일렉트론 주식회사
문정환
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Abstract

내용 없음.

Description

데이타 출력용 버퍼회로
제1도는 종래의 회로도
제2도는 본 고안의 회로도
제3도는 (a), (b)는 제2도 일부 상세회로도
제4도는 전압발생부의 각부 타이밍도
제5도는 본 고안의 각 신호 파형도이다
* 도면의 주요부분에 대한 부호의 설명
10 : 신호조합부 10a : 반전신호조합부
20 : 전압검출부 21 : 전류미터
22 : 인버터부 30 : 오실레이터부
40 : 전압발생부 N11-N27 : NMOS 트랜지스터
P11-P23 : PMOS 트랜지스터 I11-I18 : 인버터
NAND11-NAND14 : 낸드 게이트 T1,T2 : 스위치
OSC : 발진출력 VDET : 전압검출신호
OE : 출력 인에이블신호
본 고안은 데이타 출력용 버퍼회로에 관한 것으로서, 더욱 상세하게는 외부 로드변화에 따라 출력전압의 공급을 제어할 수 있도록 한 데이타 출력용 버퍼회로에 관한 것이다.
제1도는 일반적인 데이타 출력용 버퍼회로를 나타낸 것으로, 입력되는 데이타신호(DATA)와 출력 인에이블신호(OE)를 낸딩하는 낸드 게이트(NAND1)와, 상기 낸드 게이트(NAND1)의 출력을 반전시키는 인버터(I1)와, 데이타바신호(DATA*)와 출력 인에이블신호(OE)를 낸딩하는 낸드 게이트(NAND2)와, 상기 낸드게이트(NAND2)의 출력을 반전시키는 인버터(12)와, 상기 인버터(11), (12)의 출력에 따라 턴온되는 NMOS 트랜지스터(N1)(N2)와, 상기 NMOS 트랜지스터(N1)의 게이트 및 소우스단에 각각 드레인 및 소우스단이 연결되며 출력 노이즈를 줄이기 위한 회로 보호용 NMOS 트랜지스터(N3)와, 상기 NMOS트랜지스터(N3)의 드레인단에 드레인단 및 소우스단이 연결되며 출력을 명확히 하기 위한 더미(Dummy)용 NMOS 트랜지스터(N4)로 구성된다.
상기와 같은 종래의 회로에서 데이타신호(DATA) 및 출력 인에이블신호(OE)가 하이일경우에는 낸드 게이트(NAND1)의 출력이 로우가 됨에 따라 인버터(I1)의 출력이 하이가 되므로 NMOS 트랜지스터(N1)가 턴온되어 데이타 출력(DQ)은 VCC레벨로 하이가 출력되며, 이때 NMOS 트랜지스터(N2)는 차단(Cut-off)상태가 된다. 여기서, 상기 NMOS 트랜지스터(N1)가 틴온되려면 게이트에 VCC+VTN(문턱전압) 이상의 전압이 걸려야 하므로 VPP(〉VCC+VTN) 이상이 늘 펌핑으로 유지되어야 한다.
반면에, 데이타신호(DATA)가 로우이고 출력 인에이블신호(OE)가 하이일 경우에는 인버터(12)의 출력이 하이가 되므로 NMOS 트랜지스터(N2)가 턴온되어 데이타 출력(DQ)은 VSS레벨로 떨어지며, 이 경우 상기 NMOS 트랜지스터(N1)는 차단상태가 된다.
그러나 상기와 같은 종래의 회로에서는 데이타 출력시 출력전압레벨에 관계없이 항상 펌핑(Pumping)으로 일정전압(VPP)을 공급하므로 외부 로드변화에 상관없이 무리한 구동을 계속함으로써 디바이스의 수명저하 및 신뢰성 저하의 원인이 되었으며, 불필요한 전력소모가 발생한다는 단점이 있었다.
본 고안은 이러한 점을 해결하기 위한 것으로, 본 고안의 목적은 외부 로드변화에 따라 오실레이션에 따른 전압 펌핑동작이 이루어지도록 함으로써 불필요한 전압 펌핑동작이 발생하지 않도록 한 데이타 출력용 버퍼회로를 제공함에 있다.
이러한 목적을 달성하기 위한 본 고안의 특징은 데이타신호와 출력 인에이블신호를 앤딩하는 신호조합부와, 데이타 바신호와 출력 인에이블신호를 앤딩하는 반전신호조합부와, 상기 신호조합부의 출력에 따라 인에이블되며 데이타 출력 레벨에 따라 VPP펌핑을 위한 오실레이션을 제어하는 전압 검출부와, 상기 전압 검출부의 출력에 따라 오실레이션하는 오실레이터부와, 상기 오실레이터부의 발진출력에 따라 VPP를 펌핑하는 전압 발생부와, 상기 신호조합부 및 전압 발생부에는 접속되며 상기 신호조합부의 출력에 따라 상기 전압발생부의 출력을 스위칭하는 스위치와, 상기 스위치 및 반전신호조합부에 각각 게이트가 접속된 출력용 NMOS 트랜지스터로 구성되는 데이타 출력용 버퍼회로에 있다.
이하, 본 고안의 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.
제2도는 본 고안에 따른 데이타 출력용 버퍼회로를 나타낸 것으로, 데이타신호(DATA)와 출력 인에이블신호(OE)를 앤딩하는 신호조합부(10)에 상기 신호조합부(10)의 출력에 따라 인에이블되며, VPP펌핑을 위한 오실레이션을 제어하는 전압 검출부(20)가 연결된다.
그리고 상기 전압 검출부(20)에는 이 전압 검출부(20)의 출력에 따라 발진하는 오실레이터부(30)가 연결되며, 상기 오실레이터부(30)에는 이 오실레이터부(30)의 출력에 따라 VPP를 펌핑하는 전압 발생부(40)가 접속된다.
그리고 상기 신호조합부(10) 및 전압 발생부(40)에는 상기 신호조합부(10)의 출력에 따라 상기 전압발생부(40)의 출력을 스위칭하는 스위치(T1), (T2)가 접속되며, 상기 스위치(T1), (T2)에는 출력용 NMOS 트랜지스터(N11)가 접속된다.
또한, 데이타 바신호(DATA*)와 출력 인에이블신호(OE)를 앤딩하는 반전신호조합부(10a)에는 상기 NMOS 트랜지스터(N11)와 직렬로 연결되는 출력용 NMOS 트랜지스터(N12)가 접속되어 구성된다.
그리고 상기 신호조합부(10) 및 반전신호조합부(10a)는 낸드 게이트(NAND11), (NAND12)와 이에 접속된 인버터(I11), (I12)로 구성된다.
또한, 상기 오실레이터부(30)는 상기 전압검출부(20)의 출력과 데이타신호(DATA)와 출력 인에이블신호(OE)를 낸딩하는 낸드 게이트(NAND13)와, 상기 낸드 게이트(NAND13)의 출력을 반전시키는 인버터(I13)와, 상기 인버터(I13)의 출력과 또다른 일입력을 낸딩하는 낸드 게이트(NAND14)와 상기 낸드 게이트(NAND14)의 피이드백 출력을 연속적으로 반전시켜 낸드게이트(NAND14)의 일입력으로 공급하는 인버터(I14-I17)와, 상기 낸드게이트(NAND14)의 출력을 반전시키는 인버터(I18)로 구성된다.
한편, 제3도 (a)는 전압 검출부의 상세 구성도로써, 드레인단은 전원(VCC)에 연결되고 게이트가 공통접속되는 PMOS 트랜지스터(P11), (P12)와 소우스가 공통접속되며 드레인은 상기 PMOS 트랜지스터(P11), (P12)의 소우스단에 접속되는 NMOS 트랜지스터(N13), (N14)로 되어 전압검출신호(VDET)에 따라 출력이결정되는 전류 미러(21)와, 상기 신호조합부(10)의 출력인 인에이블신호(EN)에 따다 턴온되며, 상기 NMOS 트랜지스터(N13)(N14)의 소우스단에 접속되는 NMOS 트랜지스터(N15)와, 상기 전류미터(21)의 출력에 따라 턴온/턴오프되는 인버터부(22)로 구성된다.
상기 인버터부(22)는 상기 전류 미터(21)의 출력단에 게이트가 공통 접속되며 서로 직렬 연결된 PMOS 및 NMOS 트랜지스터(P13), (N16), (N17)와, 상기 NMOS트랜지스터(N16), (N17)의 소우스 및 드레인단에 소우스단이 접속되고 게이트단은 전압검출부(20)의 출력단(OUT)에 접속되는 NMOS 트랜지스터(N18)로 구성된다.
제3도 (b)는 전압발생부의 상세회로도로써, 상기 오실레이터부(30)의 발진출력(OSC)에 따라 내부신호(A1), (A2)를 발생시키며, 이 내부신호(A1)(A2)와 발진출력 (OSC)에 따라 VPP전압을 발생하는 NMOS 트랜지스터(N19-N27)와 PMOS 트랜지스터(P14-P23)로 구성된다.
그리고 상기에서 미설명 부호인 R1, R2는 저항이며, C1, C2는 콘덴서이다.
상기와 같이 구성된 본 고안을 제4도 및 제5도와 함께 설명한다.
우선, 데이타신호(DATA)가 하이이고 출력 인에이블신호(OE)가 하이일 경우에는 상기 신호조합부(10)의 출력이 하이가 되며, 이에 따라 전압검출부(20)의 인에이블신호(EN)가 하이가 된다.
한편, 상기 신호조합부(10)의 출력이 하이가 됨에 따라 스위치(T2)가 턴온되고 이에 따라 NMOS 트랜지스터(N11)가 턴온되어 데이타 출려(DQ)이 하이가 되게 된다.
따라서 전압검출부(20)의 전압검출신호(VDET)도 하이가 되게 된다.
따라서 상기 전압 검출부(20)의 NMOS 트랜지스터(N15)가 턴온되며, 저항(R1), (R2)에 의해 설정되는 기준전압(Vref)에 따른 NMOS 트랜지스터(N14)의 게이트 전위보다 전압검출신호(VDET)에 의해 NMOS트랜지스터(N13)의 게이트 전위가 상대적으로 높게 되므로 상기 NMOS 트랜지스터(N13)가 턴온되게 된다.
상기 NMOS 트랜지스터(N13)의 턴온에 따라 PMOS 트랜지스터(P11)에 비해 PMOS 트랜지스터(P12)가 상대적으로 턴온되어 전류 미터(21)의 출력은 하이가 된다.
상기 전류 미터(21)의 출력이 하이가 됨에 따라 출력단(OUT)은 로우가 되며, 이에 따라 낸드 게이트(NADN13)의 출력이 하이가 되므로 인버터(I18)의 출력이 로우가 된다.
따라서 전압발생부(40)에 입력되는 발진출력(OSC)이 로우가 되므로 상기 전압발생부(40)는 VPP펌핑 동작을 멈추게 된다.
즉, 데이타 출력(DQ)이 일정레벨 이상일 경우 VPP 펌핑은 없게 된다.
상기와는 달리 데이타 출력(DQ)단의 전압레벨이 감소되면 NMOS 트랜지스터(N13)의 게이트 전위가 NMOS 트랜지스터 (N14)의 게이트 전위보다 낮게 되므로 상기 NMOS 트랜지스터(N14)가 턴온되며 상기 PMOS 트랜지스터(P12)의 턴온전위가 낮게 되므로 출력단(OUT)은 하이레벨이 된다.
따라서 상기 낸드 게이트(NAND13)의 출력은 로우가 되며, 인버터(I18)의 출력이 하이가 되므로 발진출력(OSC)이 하이가 되어 전압발생부(40)는 VPP 펌핑동작을 하게 되므로 VPP의 레벨이 상승되며 데이타 출력(DQ) 단의 전위가 상승된다.
따라서 데이타 출력(DQ)이 전압검출신호(VEDT)로 입력되는 전압검출부(20)는 이 전압검출신호(VDET)의 레벨이 일정 레벨로 유지되면 출력(OUT)을 로우로 내보내어 발진출력(OSC)이 로우가 되게하여 전압발생부(40)의 VPP펌핑동작을 정지시킨다.
이때, 데이타 출력(DQ) 레벨은 VCC레벨이 되게 된다.
즉, 본 고안은 외부로드 변화를 피이드백하여 외부로드 변화에 따라 VPP를 펌핑하는 것이다.
그리고 VPP를 발생하는 상기 전압발생부(40)는 제4도의 타이밍도에서 보듯이 발진출력(OSC)이 하이일 경우 노드(a6)의 전위가 하이가 되어 VPP를 발생함을 알 수 있다.
그리고 제5도에는 데이타신호(DATA)와 데이타 출력(DQ)과 발진출력(OSC)과 VPP의 관계를 나타내었는데, 여기에서 보면 발진출력(OSC)이 하이이면 VPP도 하이가 됨을 알 수 있다.
즉, VPP는 상기 발진출력(OSC)에 따라 출력됨을 알 수 있다.
한편, 데이타신호(DATA)가 로우이고 출력 인에이블신호(OE)가 하이일 경우에는 오실레이터부(30)는 전압검출신호(VDET)에 관계없이 디스에이블되고, 이에 따라 전압발생부(40)의 VPP펌핑동작도 없게 되며, 반전신호조합부(10a)의 낸드 게이트(NAND12) 및 인버터(I12)에 의해 NMOS 트랜지스터(N12)가 턴온됨에 따라 데이타 출력(DQ)은 VSS 레벨이 되게 된다.
이상에서 살펴본 바와 같이 본 고안은 외부로드 변화에 따라 필요시에만 VPP펌핑동작이 이루어지도록 함으로써 전류소모를 줄일 수 있을 뿐만 아니라 디바이스의 신뢰성을 향상시킬 수 있으며, 갑작스런 출력단위 변화에 능동적으로 대처할 수 있게 된다. 또한, 필요시에만 전압을 공급하므로 디바이스의 수명을 연장시킬 수 있게되며, 내부 펌핑을 위한 개피시터의 사이즈가 작아도 되게 되므로 회로면적을 줄일 수 있게 된다.

Claims (3)

  1. 데이타신호(DATA)와 출력 인에이블신호(OE)를 앤딩하는 신호조합부(10)와,
    데이타 바신호(DATA*)와 출력 인에이블신호(OE)를 앤딩하는 반전신호조합부(10a)와,
    상기 신호조합부(10)의 출력에 따라 인에이블되며 데이타 출력(DQ)레벨에 따라 VPP펌핑을 위한 오실레이션을 제어하는 전압 검출부(20)와,
    상기 전압 검출부(20)의 출력에 따라 오실레이션하는 오실레이터부(30)와,
    상기 오실레이터부(30)의 발진출력(OSC)에 따라 VPP를 펌핑하는 전압 발생부(40)와,
    상기 신호조합부(10) 및 전압 발생부(40)에 접속되며 상기 신호조합부(10)의 출력에 따라 상기 전압발생부(40)의 출력을 스위칭하는 스위치(T1), (T2)와
    상기 스위치(T1), (T2) 및 반전신호조합부(10a)에 각각 게이트가 접속된 출력용 NMOS 트랜지스터(N11) (N12)로 구성됨을 특징으로 하는 데이타 출력용 버퍼회로.
  2. 제1항에 있어서,
    상기 전압검출부(20)는 상기 신호조합부(10)의 출력에 따라 턴온되는 NMOS 트랜지스터(N15)와,
    상기 NMOS 트랜지스터(N15)의 게이트단에 연결되어 상기 NMOS트랜지스터(N15)가 안정동작을 하게하는 콘덴서(C2)와,
    상기 NMOS 트랜지스터(N15)의 드레인단 및 전압원(VCC)에 연결되며 데이타출력(DQ)의 전압레벨에 따라 턴온/턴오프되는 전류미터(21)와,
    상기 전류미터(21)의 출력을 반전하는 인버터부(22)로 구성됨을 특징으로 하는 데이타 출력용 버퍼회로.
  3. 제1항에 있어서,
    상기 전압발생부(40)는 발진출력(OSC)이 하이이면 VPP를 덤핑하고 발진출력(OSC)이 로우이면 VPP의 펌핑을 정지하도록 됨을 특징으로 하는 데이타 출력용 버퍼회로.
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