KR20030052365A - 시스템 온 칩의 파워 온 리셋회로 - Google Patents

Abstract

본 발명은 시스템 온 칩의 파워 온 리셋회로에 관한 것으로서, 저전압의 전원전압이 시스템에 공급되더라도 안정적인 파워 온 리셋신호를 발생시키는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명은, 저전압의 전원전압을 이용해서 지연신호를 발생시키는 지연 발생기; 및 상기 지연신호를 발진시켜 저전압의 전원전압에도 안정적인 파워 온 리셋신호를 발생시키는 펄스 발생기를 구비하고, 상기 지연 발생기는, 상기 저전압의 전원전압을 강하시켜 공정 및 온도 변화에 안정적인 전압을 발생시키는 전압 강하부; 상기 안정적인 전압에 의해 동작되어 상기 저전압의 전원전압을 보상하는 전압 보상부; 상기 전압 보상부으로부터의 출력전압을 충전시키는 충전부; 낮은 문턱전압을 이용해서 상기 저전압의 전원전압을 방전시키는 방전부; 및 상기 방전부으로부터의 출력전압을 래치시켜 노이즈를 방지하는 래치회로로 구성된 것을 특징으로 한다.

Description

시스템 온 칩의 파워 온 리셋회로{Power on reset circuit for system on chip}

본 발명은 시스템 온 칩의 파워 온 리셋회로에 관한 것으로, 보다 상세하게는 저전압의 전원전압이 시스템에 공급되어도 안정적인 파워 온 리셋신호를 발생시키는 파워 온 리셋회로에 관한 것이다.

일반적으로 파워 온 리셋회로는 전체 시스템을 초기화시키는(initialize) 것으로서, 시스템 온 칩(system on chip) 상에서 많이 사용된다.

도 1은 종래의 파워 온 리셋회로의 회로도로서, 이것은 지연 발생기(10)와 펄스 발생기(20)를 구비한다.

지연 발생기(10)는 전원전압 Vdd와 접지전압 Vss 사이에 직렬로 접속된 저항 R1과 커패시터 C1 및 노드 A와 출력단에 사이에 접속된 인버터 IV1로 구성되어, 지연신호를 발생시키고 발생된 지연신호를 노드 B로 전달한다.

펄스 발생기(20)는 지연 발생기(10)로부터의 지연신호를 버퍼링하는 버퍼(22), 버퍼(22)의 출력신호를 지연시키는 지연기(24) 및 지연기(24)의 출력신호와 버퍼(22)의 출력신호를 배타적 논리 합하여 파워 온 리셋신호 POR를 출력하는 배타적 OR 게이트 EOR1로 구성된다.

이러한 구성을 갖는 파워 온 리셋회로는 저항 R1과 커패시터 C1의 값들이 공급되는 전압에 따라 설계되어야 한다. 그러나, 저전압의 전원전압이 공급되는 시스템에서는 매우 크게 설계되어야 하기 때문에 면적이 증가하고, 저전압의 전원전압이 시스템에 공급될수록 디바이스를 제어하기 힘들다.

또한, 저전압의 전원전압이 시스템에 공급됨에 따라 파워 온 리셋회로의 펄스가 요구되는 전압까지 도달하지 못하는 경우가 발생하고, 또 노이즈에 영향을 많이 받게 되는 문제점이 있다.

따라서, 이와 같은 문제점을 해결하기 위해, 본 발명은, PMOS 트랜지스터를 저항으로 이용해서 파워 온 리셋회로의 면적을 줄이는 것을 목적으로 한다.

본 발명의 또 다른 목적은 저전압의 전원전압이 시스템에 공급되더라도 안정적인 파워 온 리셋신호를 발생시키는 것에 있다.

본 발명의 또 다른 목적은 래치회로를 이용해서 노이즈를 줄이는 것에 있다.

도 1은 종래의 파워 온 리셋회로를 나타낸 회로도.

도 2는 본 발명의 바람직한 실시예에 따른 파워 온 리셋회로를 나타낸 회로도.

< 도면의 주요부분에 대한 부호의 설명 >

10, 110 : 지연 발생기 20, 120 : 펄스 발생기

111 : 전압 강하부112 : 보상부

113: 충전부114 : 방전부

115: 래치회로

이러한 목적을 달성하기 위한 본 발명에 따른 파워 온 리셋회로는, 저전압의 전원전압을 이용해서 노이즈가 제거된 지연신호를 발생시키는 지연 발생기; 및 상기 지연신호를 발진시켜 안정적인 파워 온 리셋신호를 발생시키는 펄스 발생기를 구비한다. 특히 상기 지연 발생기는, 저전압의 전원전압을 강하시켜 공정 및 온도 변화에 안정적인 전압을 발생시키는 전압 강하부; 상기 안정적인 전압에 의해 동작되어 상기 저전압의 전원전압을 보상하는 전압 보상부; 상기 전압 보상부으로부터의 출력전압을 충전시키는 충전부; 낮은 문턱전압을 이용해서 상기 저전압의 전원전압을 방전시키는 방전부; 및 상기 방전부으로부터의 출력전압을 래치시켜 노이즈를 방지하는 래치회로로 구성된 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.

도 2는 본 발명의 바람직한 실시예에 따른 파워 온 리셋회로로서, 이것은 지연 발생기(110)와 펄스 발생기(120)를 구비한다.

지연 발생부(110)는 저전압의 전원전압 Vdd을 강하시키는 전압 강하부(111), 전압 강하부(111)로부터의 전압에 의해 턴-온되어 저전압의 전원전압 Vdd를 보상하는 전압 보상부(112), 전압 보상부(112)로부터의 전압을 충전시키는 충전부(113), 저전압의 전원전압 Vdd를 방전시키는 방전부(114) 및 방전부(114)으로부터의 출력전압을 래치시켜 노이즈를 제거하는 래치회로(115)로 구성된다.

전압 강하부(111)에서, 인버터 IV11은 전원전압을 인가받아 반전시킨다. PMOS 트랜지스터 MP5는 소스가 저전압의 전원전압 Vdd에 접속되고 게이트가 자신의 드레인에 접속된다. PMOS 트랜지스터 MP6은 소스가 PMOS 트랜지스터 MP5의 드레인에 접속되고 게이트가 자신의 드레인에 접속된다. PMOS 트랜지스터 MP1은 소스 및 드레인이 PMOS 트랜지스터 MP6의 드레인과 접지전압 Vss에 각각 접속되고 게이트로 인버터 IV1의 출력신호를 인가받는다.

이러한 PMOS 트랜지스터 MP1, MP5 및 MP6은 모두 저항으로 쓰이는데, PMOS 트랜지스터 MP5 및 MP6은 저항값이 크고, PMOS 트랜지스터 MP1은 게이트 산화 저항으로 저항 값이 작다. 이렇게 저항 값이 작게 PMOS 트랜지스터 MP1을 설계하는 이유는 신호 제어가 쉽기 때문이다. 또한 PMOS 트랜지스터 MP1, MP5 및 MP6을 저항으로 사용함으로써 공정 및 온도 변화에도 민감하지 않게 된다.

전압 보상부(112)에서, 인버터 IV12는 전압 강하부(111)로부터의 출력전압을 반전시킨다. PMOS 트랜지스터 MP2는 소스 및 드레인이 저전압의 전원전압 Vdd과 노드 A1에 각각 접속되고 게이트로 인버터 IV12의 출력신호를 인가받는다.

이러한 PMOS 트랜지스터 MP2는 PMOS 트랜지스터 MP1의 전압을 보상하기 위해 부스트(booster)로서의 기능을 하는데, 문턱전압을 노드 A1에 맞춤으로써 전류보상도 함께 하도록 되어 있다. 또한 챠지 경로 B는 인버터 IV2를 턴-온시키기 위한 전압을 초과할 때 노드 A1을 챠지시켜 전류에 대한 챠지 부스팅이 이루어지게 한다.

충전부(113)는 노드 A1과 접지전압 사이에 접속된 커패시터 C2로 구성되어, 전압 보상부(112)로부터의 출력전압을 충전시킨다.

방전부(114)는 소스 및 드레인이 저전압의 전원전압 Vdd와 노드 A1에 각각 접속되고 게이트가 자신의 소스에 접속된 PMOS 트랜지스터 MP3으로 구성된다. 이러한 PMOS 트랜지스터 MP3은 낮은 문턱전압을 이용해서 저전압의 전원전압 Vdd를 방전시켜 래치회로(115)를 리셋시키는데 충분히 낮은 전압을 출력한다.

래치회로(115)는 래치회로(115)로부터의 출력전압을 반전시키는 인버터 IV13과 소스 및 드레인이 저전압의 전원전압 Vdd와 인버터 IV3의 입력단자에 각각 접속되고 게이트로 인버터 IV13의 출력신호를 인가받는 PMOS 트랜지스터 MP4로 구성된다.

이러한 구성을 갖는 래치회로(115)는 방전부(114)로부터의 출력전압을 래치시켜 노이즈가 제거된 지연신호를 노드 B1로 출력한다.

펄스 발생기(120)는 지연 발생기(110)로부터 발생된 지연신호를 버퍼링하는 버퍼(121), 버퍼(121)의 출력신호를 지연시키는 지연기(122) 및 지연기(122)의 출력신호와 버퍼(121)의 출력신호를 배타적 논리 합하는 배타적 OR 게이트 EOR2로 구성된다.

이러한 구성을 갖는 펄스 발생기(12)는 지연 발생기(110)로부터 발생된 지연신호를 발진시켜 안정적인 파워 온 리셋신호 POR를 발생시킨다.

이상에서 살펴본 바와 같이, 본 발명은 PMO 트랜지스터를 저항으로 이용함으로써 파워 온 리셋회로의 면적을 감소시킬 수 있다.

또한, 저전압의 전원전압이 시스템에 공급되는 경우에도 저전압의 전원전압을 방전시키는 PMOS 트랜지스터를 이용함으로써 안정적인 파워 온 리셋신호를 발생시킬 수 있다.

또한, 래치회로를 이용해서 노이즈를 제거할 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

1. 시스템을 초기화시키는 파워 온 리셋회로에 있어서,

   저전압의 전원전압을 이용해서 노이즈가 제거된 지연신호를 발생시키는 지연 발생수단; 및

   상기 지연신호를 발진시켜 안정적인 파워 온 리셋신호를 발생시키는 펄스 발생수단을 구비하고,

   상기 지연 발생수단은,

   상기 저전압의 전원전압을 강하시켜 공정 및 온도 변화에 안정적인 전압을 발생시키는 전압 강하수단;

   상기 안정적인 전압에 의해 동작되어 상기 저전압의 전원전압을 보상하는 전압 보상수단;

   상기 전압 보상수단으로부터의 출력전압을 충전시키는 충전수단;

   낮은 문턱전압을 이용해서 상기 저전압의 전원전압을 방전시키는 방전수단; 및

   상기 방전수단으로부터의 출력전압을 래치시켜 노이즈를 방지하는 래치회로로 구성된 것을 특징으로 하는 시스템 온 칩의 파워 온 리셋회로.
2. 제 1 항에 있어서, 상기 전압 강하수단은,

   소스가 상기 저전압의 전원전압에 접속되고 게이트가 자신의 드레인에 접속된 제1 트랜지스터;

   소스가 상기 제1 트랜지스터의 드레인에 접속되고 게이트가 자신의 드레인에 접속된 제2 트래지스터; 및

   소스 및 드레인이 상기 제2 트랜지스터의 드레인과 접지전압에 각각 접속되고 게이트로 상기 저전압의 전원전압의 반전신호를 인가받는 제3 트랜지스터로 구성된 것을 특징으로 하는 시스템 온 칩의 파워-온 리셋회로.
3. 제 1 항에 있어서, 상기 전압 보상수단은,

   소스 및 드레인이 상기 저전압의 전원전압과 제1 노드 사이에 접속되고 게이트로 상기 전압 강하수단으로부터의 출력전압의 반전신호를 인가받아 턴-온되는 PMOS 트랜지스터로 구성된 것을 특징으로 하는 시스템 온 칩의 파워 온 리셋회로.
4. 제 1 항에 있어서, 상기 방전수단은,

   소스 및 게이트가 상기 저전압의 전원전압에 접속된 PMOS 트랜지스터로 구성된 것을 특징으로 하는 시스템 온 칩의 파워 온 리셋회로.
5. 제 1 항에 있어서, 상기 래치회로는,

   상기 방전수단으로부터의 출력전압을 반전시키는 인버터; 및

   소스 및 드레인이 상기 저전압의 전원전압과 상기 인버터의 입력단자에 각각 접속되고 게이트로 상기 인버터의 출력신호를 인가받는 PMOS 트랜지스터로 구성된 것을특징으로 하는 시스템 온 칩의 파워 온 리셋회로.