KR0154728B1 - 고전압 발생기를 가지는 반도체 메모리 장치의 초기 충전회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야 : 반도체 메모리의 워드라인 승압을 위한 초기충전회로.

2. 발명이 해결하려고 하는 기술적 과제 : 워드라인의 승압 속도를 빠르게 할 수 있는 반도체 메모리의 초기 충전회로를 제공한다.

3. 발명의 해결방법의 요지 : 고전압 발생기의 출력전압을 외부신호에 응답하여 워드라인에 제공하는 스위칭부를 구비한 반도체 메모리의 초기 전압 충전회로는: 상기 워드라인상의 제1노드와 전원전압간에 드레인-소오스채널이 연결되고 게이트가 제3노드에 연결된 승압용 제1트랜지스터와; 상기 외부신호가 제1천이상태로 될때 제3노드의 전압을 제1레벨까지 올리고 상기 외부신호에 의한 펄스 신호가 상기 제1천이상태로 된 후에는 상기 제3노드의 전압을 상기 제1레벨보다 높은 제2레벨까지 펌핑하여, 상기 고전압 발생기의 출력전압이 상기 스위칭부를 통해 제공되는 순간의 상기 제1노드의 전압을 상기 전원전압의 레벨로 설정하며, 상기 제1노드의 전압이 상기 고전압 발생기의 출력전압까지 충분히 도달한 시점에서는 상기 제3노드의 전압을 역류방지를 위해 상기 제1레벨로 설정하는 수단을 포함한다.

4. 발명의 중요한 용도 : 워드라인의 승압 속도를 빠르게 할 수 있으므로 고속 동작의 반도체 메모리에 사용된다.

Description

고전압 발생기를 가지는 반도체 메모리 장치의 초기 충전회로

제1도는 종래기술에 따른 초기 충전 회로도.

제2도는 종래의 또다른 기술에 따른 초기 충전 회로도.

제3도는 제2도에 따른 각부 파형도.

제4도는 본 발명에 따른 초기 충전 회로도.

제5도는 제4도에 따른 각부 파형도.

제6도는 본 발명의 효과를 종래 기술과 대비하여 설명하기 위해 제시된 동작 그래프도.

본 발명은 고전압 발생기를 가지는 반도체 메모리 장치의 초기 충전회로에 관한 것이다.

지난 수년간 반도체 메모리 장치의 고집적화를 위해 수행된 메모리 셀 트랜지스터의 디자인 룰(design rule)의 지속적인 축소화는 필연적으로 메모리 셀 전류의 감소를 가져왔다. 또 이와 더불어 핸드 헬드(hand-held)제품의 저전압 동작을 위해 제품에 사용되는 반도체 메모리 장치의 저전압 동작이 요구됨에 따라, 메모리 셀 전류는 더욱 감소하게 되었다.

상기한 바와 같은 이유에 의해 메모리 셀 전류가 감소하면, 반도체 메모리 장치의 동작 속도가 느려지고, 또한 반도체 메모리 장치의 안정된 동작을 보장하는 설계를 하기가 어려워진다. 이에 따라 저전압에서도 원하는 수준의 메모리 셀 전류를 얻기위한 수단으로, 반도체 메모리 장치에 고전압 발생기(high voltage generator)를 채용하여 장치내부에서 전원전압보다 높은 전압을 발생하여 메모리 셀 트랜지스터의 게이트에 대응된 워드라인에 인가하는 방법을 사용하기도 한다. 상기한 바와 같이 워드라인에 전원 전압보다 높은 전압을 인가할 경우, 메모리 셀 트랜지스터들의 게이트전압이 높아져 메모리 셀 전류가 증가한다.

그런데 상기 고전압 발생기만을 이용하여 워드라인을 접지 전압에서 전원 전압까지 승압시키는 경우, 고전압 발생기의 특성상 상당히 많은 시간이 소요되는 단점이 있다. 이에 따라 상기한 바와 같은 단점을 보완하기 위해 보통 일정 레벨의 전압까지, 전원 전압이 워드라인의 승압을 도와주도록 하는 스킴(scheme)을 사용하여 워드라인의 승압 속도를 빠르게 한다.

제1도는 이러한 고전압 발생기를 이용하여 워드라인을 승압시킬 때 전원전압을 이용하여 워드라인의 승압속도를 빠르게 하는 스킴의 한 예이다. 상기 제1도에서 고전압 발생기 'HVG' 10는 전원 전압보다 높은 전압을 발생하는 기능을 갖는 소자이고, 스위칭부 20는 외부에서 입력되는 어드레스신호에 의해 워드라인들을 선택적으로 상기 고전압 발생기 10와 연결해 주는 역할을 하며, 노드 N1상에는 엔형 모오스 트랜지스터 MN1이 연결되어 있다. 여기서, 상기 N-type MOS 트랜지스터 MN1은 한쪽 소오스/드레인과 게이트가 전원전압에 연결되어 있고, 다른쪽 소오스/드레인은 상기 고전압 발생기 10의 출력노드인 상기 노드N1에 연결되어 있음을 알 수 있다. 이때 상기 트랜지스터 MN1의 한쪽 소오스/드레인과 게이트를 같이 전원 전압에 연결하는 이유는, 상기 제1도의 고전압 발생기 'HVG'에 의해 노드 N1의 전압이 전원 전압보다 높아질때 상기 N-type MOS 트랜지스터 MN1을 통해 노드 N1으로부터 전원 전압으로 전류가 역류하는 것을 막기 위해서이다.

여기서, 상기 제1도와 같은 회로를 사용하면 노드 N1의 초기전압은 상기 트랜지스터 MN1에 의해(전원 전압-문턱 전압)이 되어, 워드라인의 승압 속도가 빨라지게 된다. 그러나 이 경우에 상기 제1도의 회로는 노드 N1의 전압이 전원 전압까지 올라가지 않는 단점이 있음을 알 수 있다. 따라서, 이를 보완하여 노드 N1의 초기 전압을 전원 전압까지 올리는 기술이 본 분야에서 제안되었는데 이 회로는 제2도에 도시된다.

제2도는 상기 제1도의 노드 N1의 초기 전압을 전원 전압까지 올려주는 스킴을 가지는 또 다른 종래의 회로이다. 상기 제2도에서 MN1, MN2, MN3는 모두 N-type MOS 트랜지스터이고, C1은 캐패시터이며, 펄스 발생기 11 'PG'는 노드 N3를 초기 상태의 접지 전압으로부터 전원 전압으로 올린 다음, 고전압 발생기 'HVG'가 동작을 시작하기 전에 노드 N3의 전압을 다시 접지 전압으로 환원시키는 펄스를 발생해 주는 회로이다. 이때 상기 제2도의 MN1은 상기 제1도의 MN1과 동일하게 동작하여 노드 N1의 전압을(전원 전압-문턱 전압)으로 만들어 주고, MN2는 한쪽 소오스/드레인과 게이트가 전원 전압에 연결되어 있고, 다른쪽 소오스/드레인은 MN3의 게이트 및 C1의 한쪽 전극과 함께 노드 N2에 연결되어 있으며, MN3의 한쪽 소오스/드레인은 전원 전압에 연결되고 다른쪽 소오스/드레인은 노드 N1에 연결되며, 게이트는 노드 N2에 연결되어 있다. 또 C1의 한쪽 전극은 상기한 바와 같이 노드 N2에 연결되어 있다. 또 C1의 한쪽 전극은 상기한 바와 같이 노드 N2에 연결되고, 다른쪽 전극은 상기 펄스 발생기 'PG'의 출력 노드인 노드 N3에 연결되어 있다. 이때 C1의 캐패시턴스(capacitance)는 MN3의 게이트 캐패시턴스보다 충분히 크도록 형성된다.

상기 제2도에 도시한 회로의 자세한 동작은 다음과 같다.

상기 제2도에서 노드 N2의 초기 전압은 MN2에 의해 전원 전압-문턱전압이 된다. 이때 펄스 발생기 11에 의해 노드 N3의 전압이 접지 전압에서 전원 전압으로 천이하면, C1의 캐패시턴스가 MN3의 게이트 캐패시턴스보다 충분히 크므로, 커플링에 의해 노드 N3의 전압 변화가 거의 전부 노드 N2에 전달된다. 이에 따라 노드 N2의 전압은 2배의 전원 전압-문턱 전압이 되고, 이때 상기 MN3의 게이트가 노드 N2에 연결되어 있으므로, MN3에 의해 노드 N1의 전압은 전원 전압까지 올라가게 된다. 이러한 각 노드상의 타이밍과계는 제3도에 나타나 있다. 그런데, 상기 제2도의 회로는 제3도에서 보는 바와 같이 스위칭부 20의 스위치가 단락되는 순간의 포인트 P2이후에, 노드 N1의 전압이 거의 전원 전압-문턱 전압까지 떨어지는 단점이 있음을 알 수 있다. 제3도에서 포인트 P1는 상기 고전압 발생기 10가 동작하기 시작하는 타이밍이다.

상기한 바와 같은 단점의 현상이 발생하는 이유는, 보통 워드라인의 캐패시턴스가 노드 N1의 캐패시턴스보다 상당히 크므로, 상기 제2도의 스위칭부 20가 단락되어 노드 N1과 워드라인이 연결되는 순간 전하분배(charge sharing)에 의해 트랜지스터 MN1이 전원 전압으로 고정시키는 전압인 전원 전압-문턱 전압까지 떨어지게 되는 것이다.

따라서, 본 발명의 목적은 고전압 발생기를 이용하여 워드라인의 전압을 전원 전압보다 높이는 반도체 메모리 장치에서, 상기한 바와 같은 종래의 문제점을 개선하여 워드라인의 승압속도를 빠르게 할 수 있는 초기 충전회로를 제공함에 있다.

본 발명의 다른 목적은 워드라인 전압을 전원전압이하로 떨어뜨림이 없이 고속으로 워드라인의 승압동작을 수행 할 수 있는 반도체 메모리 장치의 개선된 초기 충전 회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명에 따르면, 고전압 발생기의 출력전압을 외부신호에 응답하여 워드라인에 제공하는 스위칭부를 구비한 반도체 메모리의 초기전압 충전회로에 있어서: 상기 워드라인상의 제1노드와 전원전압간에 드레인-소오스채널이 연결되고 게이트가 제3노드에 연결된 승압용 제1트랜지스터와; 상기 외부신호가 제1천이상태로 될때 제3노드의 전압을 제1레벨까지 올리고 상기 외부신호에 의한 펄스 신호가 상기 제1천이상태로 된 후에는 상기 제3노드의 전압을 상기 제1레벨보다 높은 제2레벨까지 펌핑하여, 상기 고전압 발생기의 출력전압이 상기 스위칭부를 통해 제공되는 순간의 상기 제1노드의 전압을 상기 전원전압의 레벨로 설정하며, 상기 제1노드의 전압이 상기 고전압 발생기의 출력전압까지 충분히 도달한 시점에서는 상기 제3노드의 전압을 역류방지를 위해 상기 제1레벨로 설정하는 수단을 가짐을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

먼저, 본 발명의 전반적인 이해를 위해 요지를 간략히 설명하면, 고전압 발생기의 출력전압을 선택적으로 워드라인에 연결해 주는 스위칭부의 출력라인과 상기 워드라인사이의 노드에 제1 엔형 MOS 트랜지스터의 한쪽 소오스/드레인을 연결하고 다른쪽 소오스/드레인을 전원 전압에 연결하며 그의 게이트를 캐패시터의 한쪽 전극에 연결한다. 상기 캐패시터의 다른쪽 전극에는 외부 입력신호에 의해 발생되는 펄스가 입력되도록 한다. 상기 제1 엔형 MOS 트랜지스터의 게이트 노드에 일정한 초기 전압을 인가한 후, 상기 캐패시터에 상기 펄스를 인가하면 상기 펄스가 입력되는 노드가 접지 전압에서 전원 전압으로 천이하게 됨에 따라 커플링에 의해 상기 제1 엔형 MOS 트랜지스터의 게이트전압은 전원 전압 + 초기 전압이 된다. 이에 따라 상기 워드라인의 전압은 전원 전압에 의해 승압되며, 고전압 발생기만으로 워드라인을 승압시키는 종래의 경우에 비해, 승압 속도를 빠르게 할 수 있다.

제4도는 본 발명의 실시예를 보여주는 도면이다. 상기 제4도에서 고전압 발생기 'HVG' 10는 전원 전압보다 높은 전압을 발생해 주는 회로이고, 신호 PS는 외부입력신호의 조합으로 반도체 메모리 장치 내부에서 발생되는 신호로서, 'high' 즉 전원 전압 상태일때 스위칭부 20를 활성화 시켜 주는 신호이다. 상기 스위칭부 20는 워드라인들을 선택적으로 고전압 발생기 'HVG' 10와 연결해 주는 회로이다. 또한, 지연기 40는 상기 신호 PS를 일정시간 지연시켜주는 회로이고, 펄스 발생부 50는 상기 지연기 40에 의해 지연된 신호를 받아 PS가 접지 전압에서 전원 전압으로 천이할 때 펄스를 발생하는 회로이다. 그리고 MN1, MN2, MN3는 모두 N-type MOS 트랜지스터이고, C1은 캐패시터이며, 인버터 I1은 상기 신호 PS를 반전시켜 출력하는 역할을 한다.

상기 제4도에서, 상기 N-type MOS 트랜지스터 MN2의 한쪽 소오스/드레인은 전원 전압에 연결되고, 다른쪽 소오스/드레인은 MN1의 게이트 노드인 노드 N3에 연결되고, 그의 게이트에는 상기 신호PS가 입력된다. 또한, MN1의 한쪽 소오스/드레인은 전원 전압에 연결되고, 다른쪽 소오스/드레인은 상기 스위칭부 20와 워드라인 사이의 노드인 노드 N1에 연결되고, 그의 게이트는 노드 N3에 연결된다. 그리고 인버터 I1의 입력단자에는 상기 신호PS가 입력되고 그의 출력단자는 MN3의 게이트에 연결된다. 상기 MN3의 한쪽 소오스/드레인은 접지 전압에 연결되고, 다른쪽 소오스/드레인은 노드 N3에 연결된다. 캐패시터 C1의 한쪽 전극은 상기 노드 N3에 연결되고, 다른쪽 전극은 펄스 발생부 50의 출력 노드인 노드 N2에 연결된다. 여기서, 상기 C1의 캐패시턴스는 상기 MN1의 게이트를 존재하는 캐패시턴스보다 충분히 크다.

상기 제4도의 동작을 설명하면, 상기 신호 PS가 접지전압에서 전원 전압으로 천이하게 되면, MN2의 게이트에는 전원 전압이 인가되고 MN3의 게이트에는 인버터 I1에 의해 반전된 신호인 접지 전압이 입력되어, MN2는 활성화 되고 MN3는 비활성화 되어 노드 N3의 전압은 전원 전압-문턱 전압까지 올라가게 된다. 상기한 바와 같이 노드 N3의 전압이 전원 전압-문턱 전압까지 올라간 후, 지연기 40에 의해 지연된 신호 PS가 펄스 발생부 50에 입력되면, 상기 펄스 발생부 50에 의해 노드 N2의 전압이 접지 전압에서 전원 전압으로 천이하게 된다. 이때 C1의 캐패시턴스가 MN1의 게이트 캐패시턴스보다 충분히 크므로, 커플링에 의해 노드 N2의 전압 변화가 거의 전부 노드 N3에 전달된다. 이에 따라 노드 N3 전압은 2배의 전원 전압-문턱 전압이 되고, 상기 노드 N3에 게이트가 연결된 MN1이 전원 전압을 문턱 전압등에 의한 손실 없이 노드 N1에 전달할 수 있게 한다. 그리고 노드 N1의 전압이 전원 전압에 도달하는 시점에서 펄스 발생부 50에 의해 상기 노드 N2의 전압이 전원 전압에서 접지 전압으로 천이하게 하여, 커플링에 의해 노드 N3의 전압이 전원 전압-문턱 전압으로 환원되게 한다. 상기한 바와 같이 동작하여 노드 N3의 전압이 전원 전압-문턱 전압이 되면, 고전압 발생기 10에 의해 노드 N1의 전압이 전원 전압보다 높아지더라도, 상기 MN1의 게이트전압이 양쪽 소오스/드레인보다 모두 낮아 노드 N1에서 전원 전압으로 전류가 역류하는 현상이 발생하지 않게 된다.

제5도에는 제4도의 동작에 따른 각 노드의 타이밍 다이아그램이 나타나 있다. 상기 제5도에서 보는바와 같이 워드라인의 전압이 전원 전압에 도달할 때까지는 고전압 발생기 10와 더불어 전원 전압이 워드라인을 승압시켜주므로, 고전압 발생기 10만으로는 워드라인을 승압시키는 종래 기술에 비해 워드라인의 승압 속도를 빠르게 할 수 있음을 알 수 있다.

이러한 제5도의 출력 동작을 종래와 비교하여 도시한 것이 제6도에 나타나 있다. 제6도에서 실선으로 나타낸 그래프 PI는 본 발명의 회로에 따른 것이고, PA는 종래의 회로에 따른 것이다. 제6도에서 알 수 있는 바와 같이 초기의 부스팅 레벨이 문턱전압의 강하없이 바로 전원전압의 레벨까지 도달하는 것이 본 발명에 따른 회로의 특징이다.

상기한 바와 같은 본 발명에 따르면, 워드라인의 승압 속도를 빠르게 할 수 있는 효과가 있으므로, 반도체 메모리의 고속동작에 적합한 장점을 가진다.

Claims (6)

1. 고전압 발생기의 출력전압을 외부신호에 응답하여 워드라인에 제공하는 스위칭부를 구비한 반도체 메모리의 초기전압 충전회로에 있어서: 상기 워드라인상의 제1노드와 전원전압간에 드레인-소오스채널이 연결되고 게이트가 제3노드에 연결된 승압용 제1트랜지스터와; 상기 외부신호가 제1천이상태로 될때 제3노드의 전압을 제1레벨까지 올리고 상기 외부신호에 의한 펄스 신호가 상기 제1천이상태로 된 후에는 상기 제3노드의 전압을 상기 제1레벨보다 높은 제2레벨까지 펌핑하여, 상기 고전압 발생기의 출력전압이 상기 스위칭부를 통해 제공되는 순간의 상기 제1노드의 전압을 상기 전원전압의 레벨로 설정하며, 상기 제1노드의 전압이 상기 고전압 발생기의 출력전압까지 충분히 도달한 시점에서는 상기 제3노드의 전압을 역류방지를 위해 상기 제1레벨로 설정하는 수단을 가짐을 특징으로 하는 초기 충전회로.
2. 제1항에 있어서, 상기 제1레벨은 상기 전원전압의 레벨에서 대응 트랜지스터의 문턱전압이 감소된 만큼의 전압레벨임을 특징으로 하는 초기 충전회로.
3. 제1항 또는 제2항에 있어서, 상기 제2레벨은 상기 전원전압의 레벨을 2배한 만큼의 레벨에서 대응 트랜지스터의 문턱전압이 감소된 만큼의 전압레벨임을 특징으로 하는 초기 충전회로.
4. 정보를 저장하기 위한 수단으로 메모리 셀 어레이를 구비한 반도체 메모리 장치에 있어서, 상기 장치내부에서 전원전압보다 높은 전압을 발생하기 위한 고전압 발생기와, 상기 고전압 발생기의 출력전압을 인가되는 외부신호에 응답하여 워드라인에 제공하는 스위칭부와, 상기 워드라인에 접속된 제1노드에 한쪽 소오스/드레인이 연결되고 다른쪽 드레인/소오스가 상기 전원전압에 연결되며 게이트가 제3노드에 연결된 제1모오스 트랜지스터와, 상기 전원전압에 한쪽 소오스/드레인이 연결되고 다른쪽 드레인/소오스가 상기 제3노드에 연결되며 게이트로는 상기 외부신호를 수신하는 제2모오스 트랜지스터와, 한쪽 소오스/드레인이 접지 전압에 연결되고 다른쪽 드레인/소오스가 상기 제3노드에 연결되며 게이트로는 상기 외부신호의 반전신호를 수신하는 제3모오스 트랜지스터와, 한쪽 전극은 상기 제3노드에 연결되고 다른쪽 전극은 제2노드에 연결된 커플링용 캐패시터와, 상기 제2,3모오스 트랜지스터를 각기 활성화 및 비활성화시키는 상기 외부신호를 소정시간동안 지연하는 지연기와, 상기 지연기의 출력에 응답하여 상기 제2노드에 펄스신호를 출력하는 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
5. 제4항에 있어서, 상기 펄스 발생부의 펄스신호의 발생은 상기 외부신호에 의해 상기 제2모오스 트랜지스터가 활성화되고 상기 제3모오스 트랜지스터가 비활성화 된 후 상기 제3노드의 전압이 상기 전원 전압-상기 제2모오스 트랜지스터의 문턱전압으로 설정된 다음에 발생되는 것을 특징으로 하는 반도체 메모리 장치.
6. 정보를 저장하기 위한 수단으로 메모리 셀 어레이를 구비한 반도체 메모리 장치에 있어서, 상기 장치내부에서 전원전압보다 높은 전압을 발생하기 위한 고전압 발생기와, 상기 고전압 발생기의 출력전압을 인가되는 외부신호에 응답하여 워드라인에 제공하는 스위칭부와, 상기 워드라인에 접속된 제1노드에 한쪽 소오스/드레인이 연결되고 다른쪽 드레인/소오스가 상기 전원전압에 연결되며 게이트가 제3노드에 연결된 제1모오스 트랜지스터와, 상기 전원전압에 한쪽 소오스/드레인이 연결되고 다른쪽 드레인/소오스가 상기 제3노드에 연결되며 게이트로는 상기 외부신호의 반전신호를 수신하는 제2모오스 트랜지스터와, 한쪽 소오스/드레인이 접지 전압에 연결되고 다른쪽 드레인/소오스가 상기 제3노드에 연결되며 게이트로는 상기 외부신호를 수신하는 제3모오스 트랜지스터와, 한쪽 전극은 상기 제3노드에 연결되고 다른쪽 전극은 제2노드에 연결된 커플링용 캐패시터와, 상기 제2,3모오스 트랜지스터를 각기 비활성화 및 활성화시키는 상기 외부신호를 소정시간동안 지연하는 지연기와, 상기 지연기의 출력에 응답하여 상기 제2노드에 펄스신호를 출력하는 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.