KR101854620B1 - 저전압 파워-온 리셋 회로 - Google Patents

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Abstract

본 발명은 저전압 파워-온 리셋 회로에 관한 것으로서, 전원전압으로부터 파워-온 활성화 신호를 생성 및 중지함과 아울러 비교기 출력 신호를 생성하는 리셋 신호 생성기와, 비교기 출력 신호와 파워-온 활성화 신호를 논리 연산하여 파워-온 리셋 신호를 출력하는 연산 소자와, 파워-온 활성화 신호의 생성에 대응하여 비교기 활성화 신호를 생성하여 리셋 신호 생성기로부터 비교기 출력 신호를 출력시키고, 파워-온 활성화 신호의 생성 중지에 대응하여 비교기 활성화 신호의 생성을 중지시켜 리셋 신호 생성기의 동작을 중지시키는 클럭 신호 생성기를 포함한다. 본 발명에 따르면, 파워-온 리셋 회로를 구성하는 전원전압 감지 회로에 MOS 트랜지스터를 이용함으로써 낮은 전원전압에서 리셋 신호를 용이하게 생성할 수 있을 뿐 아니라, 전원전압 감지 회로에 형성된 비교기를 제어하기 위해 클럭 신호 생성기를 추가하고, 클럭 신호 생성기를 이용하여 비교기를 제어함으로써 리셋 이후에 파워-온 리셋 회로의 동작을 차단하여 전력소모를 줄일 수 있다.

Description

저전압 파워-온 리셋 회로{Low Voltage Power-On Reset Circuits}
본 발명은 저전압 파워-온 리셋 회로에 관한 것으로, 더욱 상세하게는 저전압에서 리셋 신호를 생성시킴과 아울러 전력효율을 향상시키는 저전압 파워-온 리셋 회로에 관한 것이다.
파워-온 리셋 회로는 공급전압이 충분히 높아졌을 때 시스템의 초기 동작을 위한 리셋 신호를 발생시킨다. 이 리셋 신호는 시스템이 초기상태(STATE 0)가 되도록 해준다.
그런데, 사용 전원전압이 낮아짐에 따라 파워-온 리셋 회로에 필요한 최소전압과의 차이가 줄어들어 사용하기 어려운 점이 있다.
그러면, 여기서 기존 파워-온 리셋 회로에 대해 살펴보기로 한다.
도 1은 기존 파워-온 리셋 회로의 회로도이다.
도 1을 참조하면, 기존 파워-온 리셋 회로는, 전원전압(VDD)과 접지 사이에 저항과 트랜지스터를 직렬연결시키고 있으며, 이러한 구조는 비교기로 서로 다른 입력전압을 제공하기 위해 다수 형성되어 있다.
이 때, 트랜지스터는 BJT(Bipolar Junction Transistor : 양극성 접합 트랜지스터)로서 도통전압이 약 0.7V 이상이다.
이와 같이 구성된 기존 파워-온 리셋 회로는, 전원전압(VDD)이 서서히 증가하면서 비교기의 Vp입력이 Vn보다 상대적으로 높은 전압을 유지하다가, 트랜지스터(D1)의 도통전압 이상이 걸리게 되면 Vp가 Vn보다 낮아지면서 파워-온 리셋 신호를 출력한다.
그런데, 기존 파워-온 리셋 회로에서 사용하는 아날로그 증폭기는 바이어스 전류가 지속적으로 흐르기 때문에 전력소모가 크다는 문제점이 있다.
대한민국 공개특허공보 제2003-0052365호(공개일 2003.06.27.), "시스템 온 칩의 파워 온 리셋회로"
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 MOS 트랜지스터를 이용하여 저전압에서 리셋 신호를 용이하게 생성시킬 수 있을 뿐 아니라, 비교기를 이용하여 리셋 회로를 제어함으로써 전력효율을 향상시킬 수 있도록 하는 저전압 파워-온 리셋 회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 저전압 파워-온 리셋 회로는, 전원전압으로부터 파워-온 활성화 신호를 생성 및 중지함과 아울러 비교기 출력 신호를 생성하는 리셋 신호 생성기; 상기 비교기 출력 신호와 상기 파워-온 활성화 신호를 논리 연산하여 파워-온 리셋 신호를 출력하는 연산 소자; 및 상기 파워-온 활성화 신호의 생성에 대응하여 비교기 활성화 신호를 생성하여 상기 리셋 신호 생성기로부터 상기 비교기 출력 신호를 출력시키고, 상기 파워-온 활성화 신호의 생성 중지에 대응하여 비교기 활성화 신호의 생성을 중지시켜 상기 리셋 신호 생성기의 동작을 중지시키는 클럭 신호 생성기를 포함하는 것을 특징으로 한다.
이 때, 상기 클럭 신호 생성기는, 상기 파워-온 리셋 활성화 신호로부터 발진이 이루어져 클럭을 생성하는 발진기; 및 상기 발진기에서 출력된 클럭을 분주하여 출력하는 클럭 디바이더를 포함한다.
상기 리셋 신호 생성기는, 상기 비교기 활성화 신호를 이용하여 클럭 발진을 활성화시켜 파워-온 활성화 신호를 출력하는 클럭 발진 활성화 회로; 및 상기 파워-온 활성화 신호에 의해 동작하여 전원전압을 감지하고, 설정된 저항에 따라 감지된 전원전압의 비교를 통해 비교기 출력 신호를 출력하는 전원전압 감지 회로를 포함한다.
여기서, 상기 클럭 발진 활성화 회로는, 전원전압과 접지 사이에 저항 및 N 채널 MOS 트랜지스터가 직렬 접속되어 있으며, N 채널 MOS 트랜지스터의 드레인 단자와 베이스 단자가 서로 접속되어 있으며, 전원전압과 접지 사이에 P 채널 MOS 트랜지스터와 저항이 직렬 접속되어 있으며, P 채널 MOS 트랜지스터의 베이스 단자는 N 채널 MOS 트랜지스터의 드레인 단자에 접속되어 있으며, P 채널 MOS 트랜지스터의 드레인 단자와 저항 사이의 접점에 인버터(I1)가 접속된다.
또한, 상기 전원전압 감지 회로는, 상기 클럭 발진 활성화 회로의 인버터(I1)에 연결된 인버터(I2)에 접속되며; 전원전압이 소스 단자에 인가되며, 베이스 단자는 인버터(I2)에 접속되며, 드레인 단자는 저항에 접속되는 P 채널 MOS 트랜지스터, 저항과 접지 사이에 저항과 N 채널 MOS 트랜지스터가 직렬 접속되어 있으며, N 채널 MOS 트랜지스터의 드레인 단자와 베이스 단자가 서로 접속되어 있으며, 저항과 접지 사이에 2개의 저항과 N 채널 MOS 트랜지스터가 직렬 접속되어 있으며, N 채널 MOS 트랜지스터의 드레인 단자와 베이스 단자가 서로 접속되어 있으며, 저항과 N 채널 MOS 트랜지스터의 드레인 단자는 비반전 단자와 접속되고, 2개의 저항 사이의 점점이 반전 단자와 접속되는 비교기를 포함한다.
상술한 바와 같이, 본 발명에 의한 저전압 파워-온 리셋 회로에 따르면, 다음과 같은 장점이 있다.
첫째, 파워-온 리셋 회로를 구성하는 전원전압 감지 회로에 MOS 트랜지스터를 이용함으로써 낮은 전원전압에서 리셋 신호를 용이하게 생성할 수 있다.
둘째, 전원전압 감지 회로에 형성된 비교기를 제어하기 위해 클럭 신호 생성기를 추가하고, 클럭 신호 생성기를 이용하여 비교기를 제어함으로써 리셋 이후에 파워-온 리셋 회로의 동작을 차단하여 전력소모를 줄일 수 있다.
도 1은 기존 파워-온 리셋 회로의 회로도이다.
도 2는 본 발명의 일 실시예에 의한 저전압 파워-온 리셋 회로의 전체 제어회로블록도이다.
도 3은 본 발명의 일 실시예에 의한 리셋 신호 생성기의 회로도이다.
도 4은 도 3의 동작 파형도이다.
이하에서는 본 발명의 바람직한 실시예 및 첨부하는 도면을 참조하여 본 발명을 상세히 설명하되, 도면의 동일한 참조부호는 동일한 구성요소를 지칭함을 전제하여 설명하기로 한다.
본 발명은 낮은 전원전압(VDD)에서 전압을 감지하게 됨으로써 저전압 동작을 수행할 수 있는 저전압 파워-온 리셋 회로를 개시한다. 또한, 기존 파워-온 리셋 회로에서 사용하는 아날로그 증폭기로 인해 바이어스 전류가 지속적으로 흘러 전력소모가 커지는 문제를 해결하기 위해, 본 발명에서는 비교기를 이용한다. 비교기는 클럭 신호에 의해 파워-온 리셋 회로가 턴온, 턴오프되므로 일정 기간에만 전류가 흘러서 전력소모를 줄일 수 있다.
도 2는 본 발명의 일 실시예에 의한 저전압 파워-온 리셋 회로의 전체 제어회로블록도이다.
도 2를 참조하면, 본 발명의 저전압 파워-온 리셋 회로는, 리셋 신호 생성기(2)로부터 출력된 파워-온 활성화 신호로부터 클럭 신호를 생성하여 비교기 활성화 신호를 출력하는 클럭 신호 생성기(1)와, 비교기 활성화 신호를 이용하여 전원전압으로부터 파워-온 활성화 신호를 생성함과 아울러 비교기 출력 신호를 생성하는 리셋 신호 생성기(2)와, 비교기 출력 신호와 파워-온 활성화 신호를 논리 연산하여 파워-온 리셋 신호를 출력하는 연산 소자(3)를 포함한다.
여기서, 클럭 신호 생성기(1)는, 파워-온 리셋 활성화 신호로부터 발진이 이루어져 클럭을 생성하는 발진기(11)와, 발진기(11)에서 출력된 클럭을 분주하여 출력하는 클럭 디바이더(Clock divider)(12)를 포함한다.
또한, 연산 소자(3)는 논리곱(AND) 소자이며, 이에 논리 연산은 곱 연산을 수행한다.
한편, 리셋 신호 생성기(2)는 도 3에서 상세히 설명하기로 한다.
이와 같이 구성된 본 발명의 저전압 파워-온 리셋 회로는, 비교기 출력 신호(CMP_out)와 파워-온 리셋 활성화 신호(POR_En)가 곱(AND) 연산되어 최종적으로 파워-온 리셋 신호(POR)를 생성한다. 이 때, 비교기 출력 신호(CMP_out)는 클럭 생성기에서 생성되도록 하고, 파워-온 리셋 활성화 신호(POR_En)는 리셋 신호 생성기(2)에서 생성되도록 한다. 이와 같은 구조를 이용하여, 파워-온 리셋 활성화 신호(POR_En)가 오프되면, 비교기 활성화 신호(CMP_En)의 생성이 중지되도록 함으로써 파워-온 리셋 회로의 동작을 제어한다.
도 3은 본 발명의 일 실시예에 의한 리셋 신호 생성기의 회로도이다.
도 3을 참조하면, 본 발명의 리셋 신호 생성기(2)는, 비교기 활성화 신호를 이용하여 클럭 발진을 활성화시켜 파워-온 활성화 신호를 출력하는 클럭 발진 활성화 회로(21)와, 파워-온 활성화 신호에 의해 동작하여 전원전압을 감지하고, 설정된 저항에 따라 감지된 전원전압의 비교를 통해 비교기 출력 신호를 출력하는 전원전압 감지 회로(22)를 포함한다.
본 발명의 리셋 신호 생성기(2)는, 클럭 발진 활성화 회로(21)에서 POR_En(Power-On Reset Enable : 파워-온 리셋 활성화) 신호가 꺼짐으로써 전원전압 감지 회로(22)가 동작을 멈추는 구조이다. 따라서 일정한 상태에서만 동작함으로써 전력소모를 최소화할 수 있다.
여기서, 클럭 발진 활성화 회로(21)와 전원전압 감지 회로(22)에 대해 구체적으로 설명한다.
클럭 발진 활성화 회로(21)는, 전원전압과 접지 사이에 저항 및 N 채널 MOS 트랜지스터가 직렬 접속되어 있으며, N 채널 MOS 트랜지스터의 드레인 단자와 베이스 단자가 서로 접속되어 있으며, 전원전압과 접지 사이에 P 채널 MOS 트랜지스터와 저항이 직렬 접속되어 있으며, P 채널 MOS 트랜지스터의 베이스 단자는 N 채널 MOS 트랜지스터의 드레인 단자에 접속되어 있으며, P 채널 MOS 트랜지스터의 드레인 단자와 저항 사이의 접점에 인버터(I1)가 접속되어 있다.
이 때, 인버터(I1)의 출력을 파워-온 리셋 활성화 신호로 이용한다.
한편, 클럭 발진 활성화 회로(21)와 전원전압 감지 회로(22)는 인버터(I2)를 통해 접속되어 있다.
전원전압 감지 회로(22)는, 전원전압이 소스 단자에 인가되며, 베이스 단자는 인버터(I2)에 접속되며, 드레인 단자는 저항에 접속되는 P 채널 MOS 트랜지스터와, 저항과 접지 사이에 저항과 N 채널 MOS 트랜지스터가 직렬 접속되어 있으며, N 채널 MOS 트랜지스터의 드레인 단자와 베이스 단자가 서로 접속되어 있으며, 저항과 접지 사이에 2개의 저항과 N 채널 MOS 트랜지스터가 직렬 접속되어 있으며, N 채널 MOS 트랜지스터의 드레인 단자와 베이스 단자가 서로 접속되어 있으며, 저항과 N 채널 MOS 트랜지스터의 드레인 단자는 비반전 단자와 접속되고, 2개의 저항 사이의 점점이 반전 단자와 접속되는 비교기를 포함한다.
비교기에는 비교기 활성화 신호가 입력되고, 그 출력단으로부터 비교기 출력 신호가 출력된다.
이와 같이 구성된 본 발명의 리셋 신호 생성기(2)는, 클럭 발진 활성화 회로(21)에서 전원전압이 상승하다가 N 채널 MOS 트랜지스터에 도통전압 이상이 걸리게 되면 파워-온 리셋 활성화 신호를 출력한다. 이 때, 파워-온 리셋 활성화 신호에 생성 여부에 대응하여 전원전압 감지 회로(22)의 구동이 제어된다. 이에 따라, 파워-온 리셋 활성화 신호가 클럭 생성기로 입력되지 않음에 따라 비교기 활성화 신호(CMP_En)의 생성이 중지된다. 결국, 비교기의 동작이 중지됨으로써 전력소모가 방지할 수 있다.
그러면, 여기서 상기와 같이 구성된 저전압 파워-온 리셋 회로의 동작에 대해 설명하기로 한다.
도 4은 도 3의 동작 파형도이다.
도 4를 참조하면, 본 발명의 저전압 파워-온 리셋 회로의 시뮬레이션 파형으로서, 클럭 발진 활성화 회로(21)에서 출력되는 파워-온 활성화 신호가 점차 증가함에 따라 발진기(11)와 클럭 분배기로 이루어진 클럭 생성기의 동작이 이루어지게 된다. 이에 발진기(11)에서 생성된 빠른 클럭 신호를 클럭 분배기가 3분주하여 클럭 형태의 비교기 활성화 신호를 클럭 발진 활성화 회로(21)에 공급한다.
이후, 비교기 활성화 신호를 입력받은 리셋 신호 생성기(2)에서는 파워-온 활성화 신호의 생성 및 중지가 반복되게 된다. 이에 따라 클럭 생성기에서 생성되는 비교기 활성 신호의 생성 및 중지가 반복되게 된다. 비교기 활성 신호의 중지는 비교기의 동작을 중지시킴으로써 전원전압 감지 회로(22)의 동작이 중지되어 전력소모가 이루어지지 않게 된다. 한편, 비교기 활성 신호가 생성되어 비교기의 동작이 이루어지면, 비교기로부터 비교기 출력 신호가 출력되고, 비교기 출력 신호와 파워-온 리셋 활성화 신호는 AND 소자로 입력되어 최종적으로 파워-온 리셋 신호를 출력하게 된다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.
1 : 클럭 신호 생성기
2 : 리셋 신호 생성기
3 : 연산 소자

Claims (5)

  1. 전원전압으로부터 파워-온 활성화 신호를 생성 및 중지함과 아울러 비교기 출력 신호를 생성하는 리셋 신호 생성기; 상기 비교기 출력 신호와 상기 파워-온 활성화 신호를 논리 연산하여 파워-온 리셋 신호를 출력하는 연산 소자; 및 상기 파워-온 활성화 신호의 생성에 대응하여 비교기 활성화 신호를 생성하여 상기 리셋 신호 생성기로부터 상기 비교기 출력 신호를 출력시키고, 상기 파워-온 활성화 신호의 생성 중지에 대응하여 비교기 활성화 신호의 생성을 중지시켜 상기 리셋 신호 생성기의 동작을 중지시키는 클럭 신호 생성기를 포함하고,
    상기 리셋 신호 생성기는, 상기 비교기 활성화 신호를 이용하여 클럭 발진을 활성화시켜 파워-온 활성화 신호를 출력하는 클럭 발진 활성화 회로; 및 상기 파워-온 활성화 신호에 의해 동작하여 전원전압을 감지하고, 설정된 저항에 따라 감지된 전원전압의 비교를 통해 비교기 출력 신호를 출력하는 전원전압 감지 회로를 포함하며,
    상기 클럭 발진 활성화 회로는,
    전원전압과 접지 사이에 저항 및 N 채널 MOS 트랜지스터가 직렬 접속되어 있으며, N 채널 MOS 트랜지스터의 드레인 단자와 베이스 단자가 서로 접속되어 있으며,
    전원전압과 접지 사이에 P 채널 MOS 트랜지스터와 저항이 직렬 접속되어 있으며, P 채널 MOS 트랜지스터의 베이스 단자는 N 채널 MOS 트랜지스터의 드레인 단자에 접속되어 있으며,
    P 채널 MOS 트랜지스터의 드레인 단자와 저항 사이의 접점에 인버터(I1)가 접속되며,
    상기 전원전압 감지 회로는,
    상기 클럭 발진 활성화 회로의 인버터(I1)에 연결된 인버터(I2)에 접속되며;
    전원전압이 소스 단자에 인가되며, 베이스 단자는 인버터(I2)에 접속되며, 드레인 단자는 저항에 접속되는 P 채널 MOS 트랜지스터,
    저항과 접지 사이에 저항과 N 채널 MOS 트랜지스터가 직렬 접속되어 있으며, N 채널 MOS 트랜지스터의 드레인 단자와 베이스 단자가 서로 접속되어 있으며,
    저항과 접지 사이에 2개의 저항과 N 채널 MOS 트랜지스터가 직렬 접속되어 있으며, N 채널 MOS 트랜지스터의 드레인 단자와 베이스 단자가 서로 접속되어 있으며,
    저항과 N 채널 MOS 트랜지스터의 드레인 단자는 비반전 단자와 접속되고, 2개의 저항 사이의 점점이 반전 단자와 접속되는 비교기를 포함하는 것을 특징으로 하는 저전압 파워-온 리셋 회로.
  2. 제1항에 있어서,
    상기 클럭 신호 생성기는,
    상기 파워-온 활성화 신호로부터 발진이 이루어져 클럭을 생성하는 발진기; 및
    상기 발진기에서 출력된 클럭을 분주하여 출력하는 클럭 디바이더를 포함하는 저전압 파워-온 리셋 회로.
  3. 삭제
  4. 삭제
  5. 삭제
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210076A (ja) * 2000-01-27 2001-08-03 Fujitsu Ltd 半導体集積回路および半導体集積回路の内部電源電圧発生方法
KR20030052365A (ko) 2001-12-21 2003-06-27 주식회사 하이닉스반도체 시스템 온 칩의 파워 온 리셋회로
JP2006340133A (ja) * 2005-06-03 2006-12-14 Seiko Epson Corp 半導体集積回路
JP2013065190A (ja) * 2011-09-16 2013-04-11 Renesas Electronics Corp 半導体装置
JP2016082501A (ja) * 2014-10-21 2016-05-16 株式会社デンソー パワーオンリセット回路
JP2016206917A (ja) * 2015-04-22 2016-12-08 セイコーエプソン株式会社 半導体集積回路装置及びそれを用いた電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210076A (ja) * 2000-01-27 2001-08-03 Fujitsu Ltd 半導体集積回路および半導体集積回路の内部電源電圧発生方法
KR20030052365A (ko) 2001-12-21 2003-06-27 주식회사 하이닉스반도체 시스템 온 칩의 파워 온 리셋회로
JP2006340133A (ja) * 2005-06-03 2006-12-14 Seiko Epson Corp 半導体集積回路
JP2013065190A (ja) * 2011-09-16 2013-04-11 Renesas Electronics Corp 半導体装置
JP2016082501A (ja) * 2014-10-21 2016-05-16 株式会社デンソー パワーオンリセット回路
JP2016206917A (ja) * 2015-04-22 2016-12-08 セイコーエプソン株式会社 半導体集積回路装置及びそれを用いた電子機器

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