KR20100097813A - 반도체 메모리 장치의 내부 전압 발생 회로 - Google Patents

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Abstract

본 발명의 내부 전압 발생 회로는 뱅크 활성화 신호에 응답하며, 동작 온도가 기 설정된 동작 온도보다 낮을 경우 또는 외부 공급 전압 레벨이 기 설정된 레벨보다 높을 경우에 인에이블 되어 제어 신호를 출력하는 구동 제어부, 및 제어 신호 레벨에 따라 내부 전압 공급을 공급 또는 차단하는 내부 전압 발생부를 포함한다.
내부 전압, 오버 슛

Description

반도체 메모리 장치의 내부 전압 발생 회로{Internal Voltage Generating Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 동작 온도와 외부 전압 레벨에 따라 전압 회로 구동 방식을 최적화 시킬 수 있는 반도체 메모리 장치의 내부 전압 발생 회로에 관한 것이다.
도 1은 일반적인 각 뱅크 내에 내부 전압 발생회로가 배치된 배치도이다.
도 1을 참조하면, 각 뱅크(뱅크 0 ~ 뱅크 3) 내의 복수의 내부 전압 발생 회로(U1~U6,D1~D6)의 갯수는 낮은 외부 공급 전압(VDD)과 높은 온도에서와 같은 열악한 동작 조건에서도 동작할 수 있을 만큼의 필요한 전압 공급 능력에 의해 그 수가 결정된다.
한편, 각 뱅크 내의 내부 전압 발생 회로(U1~U6,D1~D6)의 동작은 뱅크 활성화 신호에 의해 동작 여부가 결정된다.
그런데 일반적인 내부 전압 발생 회로에서 온도가 하강 할 경우 내부 전압의 레벨이 증가하고, 온도가 상승하면 내부 전압의 레벨이 감소하는 현상을 보이기 때문에 고온에서는 반도체 메모리 장치의 속도가 감소하고, 저온에서는 상대적으로 반도체 메모리 장치의 속도가 빨라져서 내부 전압에 의한 동작 전류가 과도하게 흐른다는 문제점이 있다.
또한, 내부 전압 생성에 기초가 되는 외부 공급 전압이 소정의 목표 레벨 이상으로 인가될 경우, 과도한 내부 전압 발생으로 인해 소비 전압 증가 및 내부 전압 레벨의 오버슛(Over shoot) 현상이 초래될 수 있다.
따라서, 본 발명의 목적은 외부 상태 조건 변화 즉, 외부 공급 전압이 기 설정된 외부 공급 전압보다 상승할 경우 또는 동작 온도가 기 설정된 동작 온도보다 낮아지는 경우에도 안정적인 내부 전압을 공급할 수 있는 반도체 메모리 장치의 내부 전압 발생 회로를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 전압 발생 회로는 뱅크 활성화 신호에 응답하며, 동작 온도가 기 설정된 동작 온도보다 낮을 경우 또는 외부 공급 전압 레벨이 기 설정된 레벨보다 높을 경우에 인에이블 되어 제어 신호를 출력하는 구동 제어부, 및 상기 제어 신호 레벨에 따라 내부 전압을 공급 또는 차단하는 내부 전압 발생부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 발생 회로는 복수 개의 뱅크를 구비하는 반도체 메모리 장치의 내부 전압 발생 회로에 있어서, 상기 각각의 뱅크 내에서 뱅크 활성화 신호에 응답하여 내부 전압을 공급하는 제 1 내부 전압 발생 회로, 및 상기 복수 개의 뱅크 중 적어도 1개 이상의 뱅크에 존재하며, 동작 온도가 기 설정된 동작 온도보다 낮을 경우 또는 외부 공급 전압 레벨이 기 설정된 레벨보다 높을 경우에 내부 전압을 공급 또는 차단하는 제 2 내부 전압 발생 회로를 포함한다.
본 발명에 의하면, 외부 상태 조건 변화 즉, 동작 온도가 기 설정된 동작 온도보다 낮아지는 경우 또는 외부 공급 전압이 기 설정된 외부 공급 전압보다 상승할 경우에도 안정적인 내부 전압을 발생할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 전압 발생 회로의 블럭도이다.
도 2에 도시된 바와같이, 본 발명의 내부 전압 발생 회로는 뱅크 활성화 신호(Bank_AT), 외부 공급 전압(VDD) 및 기준전압(VREF)을 인가받아 제어신호(C_EN)를 출력하는 구동 제어부(100) 및 상기 제어신호(C_EN)에 응답하여 내부 전압(VINT)을 발생시키는 내부 전압 발생부(200)로 구성된다.
도 3은 도 2에 도시된 구동 제어부의 상세 블럭도이다.
도 3에 도시된 바와같이, 구동 제어부(100)는 외부 공급 전압(VDD) 및 기준전압(VREF)을 인가받아 감지신호(DET_EN)를 출력하는 감지부(150), 상기 감지신호와 뱅크 활성화 신호(Bank_AT)에 응답하여 제어신호(C_EN)를 출력하는 출력유닛(160)으로 구성된다.
보다 구체적으로, 상기 감지부(150)는 반도체 메모리 장치에 인가된 외부 공급 전압(VDD)이 기 설정된 외부 공급 전압(VDD) 보다 상승할 경우 또는 기 설정된 동작 온도보다 낮은 온도에서 반도체 메모리 장치가 동작할 경우의 상태를 감지하 여 감지노드(DET)에서 '하이' 레벨 상태의 신호를 검출한다.
상기 감지노드(DET)에서 검출된 '하이' 레벨 상태의 신호는 인버터(INV)를 거쳐 '로우' 레벨 상태의 감지신호(DET_EN)로 전환되며, 뱅크 활성화 신호(Bank_AT)와 함께 출력 유닛(160)에 입력된다. 상기 입력된 두 신호(Bank_AT,DET_EN)는 출력 유닛(160)을 거쳐 내부 전압 발생부(200)를 제어할 수 있는 제어 신호(C_EN)로 변환된다.
도 4는 도 3에 도시된 감지부의 상세 회로도이며, 도 5는 도 3에 도시된 출력유닛의 상세 회로도이다.
여기서, 도 4에 도시된 바와같이, 제 1 트랜지스터(N1)는 게이트단에 기준전압(VREF)을 인가받고, 드레인단은 감지노드(DET)와 연결된다. 상기 감지노드(DET)는 저항(R) 소자의 일단과 연결되며, 저항 소자(R)의 타단은 외부 공급 전압(VDD)을 인가받는다. 상기 감지노드(DET)는 인버터(INV)와 연결된다.
도 5에 도시된 바와같이, 출력유닛(160)은 '하이' 레벨의 뱅크 활성화 신호(Bank_AT)와 상기 감지신호(DET_EN)의 '하이'/'로우' 레벨 상태의 감지신호(DET_EN)를 입력받는다. 이때, 출력유닛(160)에 입력되는 감지 신호(DET_EN)가 '하이' 레벨일 경우 출력유닛(160)은 디스에이블 신호를 출력하며, 감지 신호(DET_EN)가 '로우' 레벨일 경우 출력유닛(160)은 인에이블 신호인 제어 신호를 출력한다. 본 발명의 출력유닛(160)은 앤드(AND) 게이트로 구성할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 구동 제어부의 동작을 상세하게 설명하도록 한다.
우선, 도 4에 도시된 바와같이, 인가되는 외부 공급 전압(VDD)이 기 설정된 외부 공급 전압(VDD)보다 상승하는 경우에 전압증가에 따른 전류량 증가로 인해 감지노드(DET)의 전압레벨은 '하이' 레벨로 검출된다.
또한, 기 설정된 동작 온도보다 동작 온도가 낮아지는 경우에는 상기 제 1 트랜지스터(N1)의 문턱전압이 증가하며 감지노드(DET)의 전압레벨은 '하이' 레벨로 검출된다.
상기 감지노드(DET)에서 검출되는 '하이' 레벨 상태의 검출신호는 인버터(INV)에 의해 지연 반전되어 '로우' 레벨 상태의 감지신호(DET_EN)로 지연 반전된다.
이후, 출력유닛(160)에 입력되는 상기 '로우' 레벨 상태의 감지신호(DET_EN)와 뱅크 활성화 신호(Bank_AT)는 논리 연산되어 인에이블 상태('로우' 레벨)의 제어신호(C_EN)로 출력된다.
도 6은 도 2에 도시된 내부 전압 발생부의 상세 블럭도이며, 도 7은 도 6의 내부 전압 발생부의 상세 회로도이다.
도 6 및 도 7에 도시된 바와같이, 본 발명의 내부 전압 발생부(200)는 제어유닛(200a), 비교부(200b), 전압 공급부(200c) 및 전압 분배부(200d)로 구성된다.
상기 제어 유닛(200a)은 상기 제어신호(C_EN)의 레벨 상태에 따라 구동 여부가 결정된다. 예를들어, 상기 제어신호(C_EN)가 인에이블('로우' 레벨)되면 제어유닛(200a)이 인에이블 되어 전압 공급부(200c)를 턴오프 시킨다.
상기 제어 유닛(200a)은 게이트단에 제어신호(C_EN)를 인가받으며, 소스단에 외부 공급 전압(VDD)을 인가받는 제 2 트랜지스터(P1) 및 제 3 트랜지스터(P2)로 구성된다. 상기 본 발명에서는 제 2 트랜지스터(P1) 및 제 3 트랜지스터(P2)를 PMOS 트랜지스터로 한다.
상기 비교부(200b)는 인가된 기준전압(VREF)과 상기 전압 분배부(200d)에서 분압된 분배전압(VINT/2)을 비교하여 검출된 비교신호(VA)를 상기 전압 공급부(200c)에 출력한다. 상기 비교신호(VA)를 입력받은 전압 공급부(200c)는 기준전압(VREF)이 분배전압(VINT/2)보다 클때, 센싱능력을 향상시켜 외부 공급 전압(VDD)을 내부전압(VINT)으로 공급하게 된다.
보다 구체적으로는 상기 비교부(200b)는 커런트 미러 형태로 이루어질 수 있으며, 예를 들어 제 4 트랜지스터(P3), 제 5 트랜지스터(P4), 제 6 트랜지스터(N2), 제 7 트랜지스터(N3) 및 제 8 트랜지스터(N4)를 포함할 수 있다.
상기 제 4 트랜지스터(P3)는 상기 제 5 트랜지스터(P4)의 게이트와 연결된 게이트, 외부 공급 전압(VDD)과 연결된 소오스, 및 제 6 트랜지스터(N2)와 연결된 드레인을 포함한다. 제 5 트랜지스터(P4)는 제 4 트랜지스터(P3)의 게이트와 연결된 게이트, 외부 공급 전압(VDD)과 연결된 소오스, 및 제 7 트랜지스터(N3)와 연결된 드레인을 포함한다. 여기서, 상기 제 5 트랜지스터(P4)의 게이트 및 드레인은 상기 제 5 트랜지스터(P4)가 다이오드 동작을 할 수 있도록 서로 연결된다.
상기 제 6 트랜지스터(N2)는 기준전압(VERF)을 입력받는 게이트, 제 4 트랜지스터(P3)와 연결된 드레인, 제 5 트랜지스터(P4)와 연결된 드레인 및 제 6 트랜지스터(N2)의 소오스단과 연결된 소오스를 포함한다. 제 8 트랜지스터(N4)는 바이 어스 전압(Vbias)을 입력받는 게이트, 제 6 및 제 7 트랜지스터(N2,N3)의 소오스와 연결된 드레인 및 접지전압(VSS)과 연결된 소오스를 포함한다.
전압 공급부(200c)는 상기 비교신호(VA)에 응답하여 전압공급을 제어한다.
상기 전압 공급부(200c)는 제 9 트랜지스터(P5)를 포함한다. 상기 제 9 트랜지스터(P5)는 기준전압(VREF)과 분배전압(VINT/2)을 비교하여 출력된 비교신호(VA)를 입력받는 게이트, 외부 공급 전압(VDD)을 입력받는 소오스, 및 내부전압(VINT)의 출력단과 연결된 드레인을 포함한다. 또한 제 9 트랜지스터(P5)는 상기 비교부(200b)에서 출력된 비교신호(VA)의 레벨에 따라 구동 및 내부전압(VINT)을 보상한다.
전압 분배부(200d)는 제 10 트랜지스터(N5) 및 제 11 트랜지스터(N6)에 의해 이등분된 내부 전압(VINT/2)을 상기 비교부(200d)에 제공한다.
이때, 상기 전압 분배부(200d)는 2개의 NMOS 트래지스터(N5,N6)로 구성되므로 상기 내부전압(VINT)을 이등분하게 된다. 상기 제 10 트랜지스터(N5)는 전압 공급부(200c)와 제 11 트랜지스터(N6)와 연결된 드레인을 포함하며, 제 10 트랜지스터(N5)와 상기 드레인은 서로 공통 연결된다. 상기 11 트랜지스터(N6)는 제 10 트랜지스터(N5)와 연결된 소오스, 접지 전압(VSS)에 연결된 드레인을 포함하며, 제 11 트랜지스터(N6)의 게이트는 상기 드레인과 공통 접속된다.
이때, 상기 전압 분배부(200d)를 구성하는 소자로는 상기 NMOS 트랜지스터에 국한되지 않고 저항, 다이오드, 및 PMOS 트랜지스터를 사용할 수 있다.
따라서, 본 발명은 외부 상태 조건 변화 즉, 외부 공급 전압(VDD)이 기 설정 된 외부 공급 전압(VDD)보다 상승할 경우, 또는 동작 온도가 기 설정된 동작 온도보다 하강할 경우에 상기 구동 제어부(100)에서 출력되는 인에이블 신호인 상기 제어 신호(C_EN)를 출력하여 상기 내부 전압 발생부(200)의 제어 유닛(P1,P2)을 인에이블 시킨다. 인에이블된 제어유닛은 전압 공급부(200c)인 제 9 트랜지스터(P5)의 게이트단에 외부 공급 전압(VDD)을 인가시킴으로써 전압 공급부(200c)를 턴오프 시키게 유도하여 상기 전압 공급부(200c)의 구동을 정지 시킬 수 있다. 이렇게 함으로써, 내부 전압(VINT)의 레벨을 조절할 수 있다.
도 8은 각 뱅크 내에 본 발명의 일 실시 예에 따른 내부 전압 발생회로가 배치된 예시도이다.
도 8에 도시된 바와같이, 본 발명은 도 1에 도시된, 각 뱅크 내에 존재하는 기존의 내부 전압 발생 회로(U1~U6,D1~D6)중 본 발명의 내부 전압 발생 회로를 적어도 하나 이상을 배치 시킬 수 있다.
다시말해, 복수 개의 각 뱅크 내에 존재하던 기존의 내부 전압 발생 회로(U1~U6,D1~D6) 중 적어도 하나 이상을 본 발명의 내부 전압 발생회로로 교체함으로써, 외부 공급 전압(VDD) 레벨이 기 설정된 외부 공급 전압(VDD) 레벨보다 높아지는 경우 또는 동작 온도가 기설정된 동작 온도보다 하강하는 경우에 복수 개의 뱅크 내에서 공급되는 내부 전압(VINT) 레벨을 조절할 수 있다.
본 발명에서는 일 실시예로 각 뱅크 내의 존재하던 기존의 내부 전압 발생 회로중 하나를 본 발명의 내부 전압 발생회로(U2,U4,D2,D5)와 교체 하였지만, 이는 단지 예시적인 것에 불과하다.
따라서, 기 설정된 외부 공급 전압의 상승 및 동작온도가 기 설정된 동작 온도보다 낮아지는 경우에도 각 뱅크 내에서 공급되는 내부 전압의 레벨 상승을 억제시킴으로써, 가변적인 온도 및 외부 공급 전압의 변화로 인해 과잉 공급될 수 있는 내부 전압의 공급량을 조절할 수 있다. 이로 인해, 보다 안정적인 내부 전압(VINT)을 주변회로에 공급할 수 있다.
다른 실시 예로서, 복수 개의 뱅크 내에 존재하던 기존의 내부 전압 발생회로들 중 적어도 하나 이상을 본 발명의 내부 전압 발생 회로로 교체 할 수도 있다.
이와 같이, 본 발명이 속하는 기술분야의 당 업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 각 뱅크 내에 내부 전압 발생회로가 배치된 배치도,
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 내부 전압 발생회로의 블럭도,
도 3은 도 2에 도시된 구동 제어부의 상세 블럭도,
도 4는 도 3에 도시된 감지부의 상세 회로도,
도 5는 도 3에 도시된 출력유닛의 상세 회로도,
도 6은 도 2에 도시된 내부 전압 발생부의 상세 블럭도,
도 7은 도 6의 내부 전압 발생부의 상세 회로도, 및
도 8은 각 뱅크 내에 본 발명의 일 실시 예에 따른 내부 전압 발생회로가 배치된 배치도이다.
〈주요 도면 부호의 상세한 설명〉
100 : 구동 제어부 150 : 감지부
160 : 출력유닛 200 : 내부 전압 발생부
200a : 제어유닛 200b : 비교부
200c : 전압 공급부 200d : 전압 분배부

Claims (13)

  1. 뱅크 활성화 신호에 응답하며, 동작 온도가 기 설정된 동작 온도보다 낮을 경우 또는 외부 공급 전압 레벨이 기 설정된 레벨보다 높을 경우에 인에이블 되어 제어 신호를 출력하는 구동 제어부; 및
    상기 제어 신호 레벨에 따라 내부 전압을 공급 또는 차단하는 내부 전압 발생부를 포함하는 반도체 메모리 장치의 내부 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 구동 제어부는,
    상기 기 설정된 동작 온도보다 낮은 동작 온도 또는 상기 기 설정된 레벨보다 높은 외부 공급 전압 레벨일 때를 감지하여 감지신호를 출력하는 감지부; 및
    상기 뱅크 활성화 신호와 상기 감지신호를 논리 연산하여 상기 제어신호를 출력하는 출력 유닛을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  3. 제 2 항에 있어서,
    상기 감지부는 일단이 상기 외부 공급 전압을 공급받는 저항 소자;
    드레인이 상기 저항 소자의 타단과 연결되고, 소오스단이 접지단에 연결되며, 게이트단에 기준전압을 인가받는 트랜지스터; 및
    상기 타단의 신호를 반전시켜 상기 감지 신호를 출력하는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  4. 제 3 항에 있어서,
    상기 출력유닛은 앤드(AND) 게이트인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  5. 제 1 항에 있어서,
    상기 내부 전압 발생부는,
    상기 제어 신호 레벨에 따라 상기 내부 전압 발생부의 인에이블 여부를 결정시키는 제어유닛;
    기준 전압과 분배전압을 비교하여 비교신호를 출력하는 비교부;
    상기 비교신호에 응답하여 출력 노드로의 상기 외부 공급 전압의 공급을 제어하는 전압 공급부; 및
    상기 내부 전압을 분배하여 상기 분배전압을 출력하는 전압 분배부를 포함하며, 상기 출력 노드에서 상기 내부 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  6. 제 5 항에 있어서,
    상기 비교부는,
    상기 기준전압 및 상기 분배전압을 입력받아 비교 결과를 상기 비교신호로서 출력하는 커런트 미러 구조인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  7. 복수 개의 뱅크를 구비하는 반도체 메모리 장치의 내부 전압 발생 회로에 있어서,
    상기 각각의 뱅크 내에서 뱅크 활성화 신호에 응답하여 내부 전압을 공급하는 제 1 내부 전압 발생 회로; 및
    상기 복수 개의 뱅크 중 적어도 1개 이상의 뱅크에 존재하며, 동작 온도가 기 설정된 동작 온도보다 낮을 경우 또는 외부 공급 전압 레벨이 기 설정된 레벨보다 높을 경우에 내부 전압을 공급 또는 차단하는 제 2 내부 전압 발생 회로를 포함하는 반도체 메모리 장치의 내부 전압 발생 회로.
  8. 제 7 항에 있어서,
    상기 제 2 내부 전압 발생 회로는,
    상기 각각의 뱅크 내에서 적어도 1개 이상 존재하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 2 내부 전압 발생 회로는,
    활성화 신호에 응답하며, 동작 온도가 기 설정된 동작 온도보다 낮을 경우 또는 외부 공급 전압 레벨이 기 설정된 레벨보다 높을 경우에 인에이블 되어 제어 신호를 출력하는 구동 제어부; 및
    상기 제어 신호에 따라 내부 전압을 공급 및 차단하는 내부 전압 발생부를 포함하는 반도체 메모리 장치의 내부 전압 발생 회로.
  10. 제 9 항에 있어서,
    상기 구동 제어부는;
    상기 기 설정된 동작 온도보다 낮은 온도 또는 상기 기 설정된 외부 공급 전압 레벨보다 높은 레벨일 때를 감지하여 감지신호를 출력하는 감지부; 및
    상기 뱅크 활성화 신호와 상기 감지신호를 논리 연산하여 상기 제어신호를 출력하는 출력 유닛을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  11. 제 10 항에 있어서,
    상기 감지부는 일단이 상기 외부 공급 전압을 공급받는 저항 소자;
    드레인이 상기 저항 소자의 타단과 연결되고, 소오스단이 접지단에 연결되며, 게이트단에 기준전압을 인가받는 트랜지스터; 및
    상기 타단의 신호를 반전시켜 상기 감지 신호를 출력하는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  12. 제 9 항에 있어서,
    상기 내부 전압 발생부는,
    상기 제어 신호 레벨에 따라 상기 내부 전압 발생부의 인에이블 여부를 결정시키는 제어유닛;
    기준 전압과 분배전압을 비교하여 비교신호를 출력하는 비교부;
    상기 비교신호에 응답하여 출력 노드로의 상기 외부 공급 전압의 공급을 제어하는 전압 공급부; 및
    상기 내부 전압을 분배하여 상기 분배전압을 출력하는 전압 분배부를 포함하며, 상기 출력 노드에서 상기 내부 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  13. 제 12 항에 있어서,
    상기 비교부는 상기 기준전압 및 상기 분배전압을 입력받아 비교 결과를 상기 비교 신호로서 출력하는 커런트 미러 구조인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
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