JP2010153974A - コンパレータ及び検出回路 - Google Patents

Abstract

【課題】電源投入時に誤動作しないコンパレータ及び検出回路を提供する。
【解決手段】コンパレータの出力端子に、ＭＯＳトランジスタと定電流源からなる出力回路を設け、さらにＭＯＳトランジスタのゲートにスイッチ制御回路で制御されるスイッチ回路を設けた。電源投入時に、スイッチ制御回路は、出力電圧を所定の電圧に固定するようにスイッチ回路を制御する。検出回路は、物理量をセンスしセンス電圧を出力するセンス回路と、基準電圧回路とによりハイ又はローを出力する出力回路を備える。
【選択図】図１

Description

本発明は、コンパレータ及び温度等を検出する検出回路に関する。

従来のコンパレータについて説明する。図８は、従来のコンパレータを示す図である。

コンパレータは、入力電圧Ｖｉｎ及び入力電圧Ｖｉｎに対して基準となる基準電圧Ｖｒｅｆを印加される入力段を構成するＮＭＯＳトランジスタ９１〜９２、入力段の負荷になる負荷段を構成するＰＭＯＳトランジスタ９３〜９４、及び、入力段及び負荷段に電流を供給する電流源９５を備える。

入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆが印加され、差分電圧（Ｖｉｎ−Ｖｒｅｆ）が０Ｖよりも高いと、出力電圧Ｖｏｕｔはローになる。また、差分電圧（Ｖｉｎ−Ｖｒｅｆ）が０Ｖよりも低いと、出力電圧Ｖｏｕｔはハイになる（例えば、特許文献１参照）。
特開平０５−１６０６９２号公報（図３）

しかし、従来の技術では、電源投入時に、電源電圧ＶＤＤが低いと、出力電圧Ｖｏｕｔはおよそ電圧（ＶＤＤ−Ｖｔｐ）になってしまう。つまり、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆに基づかなくなり、コンパレータは誤動作することになってしまう。この時、例えば、電圧（ＶＤＤ−Ｖｔｐ）が電圧（ＶＤＤ／２）に近づくと、コンパレータの出力端子の後段に設けられるインバータ等の回路が誤動作する危険性がある。

また、出力電圧Ｖｏｕｔは差分電圧（Ｖｉｎ−Ｖｒｅｆ）のみによって決定されるが、電源投入時に入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆが十分に安定して出力していないことがあり、その時、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆに基づかなくなり、コンパレータは誤動作することになってしまう。

本発明は、上記課題に鑑みてなされ、電源投入時に誤動作しないコンパレータ及び検出回路を提供する。

本発明は、上記課題を解決するため、コンパレータにおいて、入力電圧及び前記入力電圧に対して基準となる基準電圧を印加される入力段と、前記入力段の負荷になる負荷段と、前記入力段及び前記負荷段に電流を供給する第一電流源と、前記入力電圧と前記基準電圧との差分電圧に基づき、ハイまたはローの出力電圧を出力する出力回路と、電源投入時に前記出力回路の出力電圧がハイまたはローの任意の論理に固定するよう前記出力回路の入力電圧を制御するスイッチと、を備えることを特徴とするコンパレータを提供する。

また、本発明は、上記課題を解決するため、所定の物理量を検出する検出回路において、前記所定の物理量をセンスし、センス電圧を出力するセンサ回路と、前記センス電圧に対して基準となる基準電圧を生成する基準電圧回路と、前記センス電圧及び前記基準電圧を印加される入力段と、前記入力段の負荷になる負荷段と、前記入力段及び前記負荷段に電流を供給する第一電流源と、前記センス電圧と前記基準電圧との差分電圧に基づき、ハイまたはローの出力電圧を出力する出力回路と、電源投入時に前記出力回路の出力電圧がハイまたはローの任意の論理に固定するよう前記出力回路の入力電圧を制御するスイッチと、を有するコンパレータと、を備えることを特徴とする検出回路を提供する。

本発明では、電源投入時に、スイッチによって出力回路の出力電圧がハイまたはローの任意の論理に固定するので、コンパレータ及び検出回路は誤動作しなくなる。

以下、本発明の実施形態を、図面を参照して説明する。

まず、コンパレータの構成について説明する。図１は、本発明のコンパレータを示す図である。

コンパレータ４３は、非反転入力端子、反転入力端子及び出力端子を備える。また、コンパレータ４３は、ＮＭＯＳトランジスタ１１〜１２、ＰＭＯＳトランジスタ１３〜１５、スイッチ１６ａ及び電流源１８〜１９を備える。また、コンパレータ４３は、スイッチ制御回路４４によって制御される。ここで、ＮＭＯＳトランジスタ１１〜１２は、入力段を構成する。ＰＭＯＳトランジスタ１３〜１４は、負荷段を構成する。ＰＭＯＳトランジスタ１５及び電流源１９は、出力回路を構成する。

ＮＭＯＳトランジスタ１１は、ゲートを反転入力端子に接続され、ドレインをＰＭＯＳトランジスタ１３のドレインに接続される。ＮＭＯＳトランジスタ１２は、ゲートを非反転入力端子に接続され、ドレインをＰＭＯＳトランジスタ１４のドレインに接続される。電流源１８は、ＮＭＯＳトランジスタ１１のソース及びＮＭＯＳトランジスタ１２のソースの接続点と接地端子との間に設けられる。ＰＭＯＳトランジスタ１３は、ゲートをドレイン及びＰＭＯＳトランジスタ１４のゲートに接続され、ソースを電源端子に接続される。ＰＭＯＳトランジスタ１４は、ソースを電源端子に接続される。

ＰＭＯＳトランジスタ１５は、ゲートをＰＭＯＳトランジスタ１４のドレインとＮＭＯＳトランジスタ１２のドレインとの接続点に接続され、ソースを電源端子に接続され、ドレインを出力端子に接続される。電流源１９は、出力端子と接地端子との間に設けられる。スイッチ１６ａは、電源端子とＰＭＯＳトランジスタ１５のゲートとの間に設けられる。また、スイッチ１６ａは、スイッチ制御回路４４によって制御される。

入力段は、入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆを印加される。基準電圧Ｖｒｅｆは、入力電圧Ｖｉｎに対して基準となる電圧であり、入力電圧Ｖｉｎと比較される電圧である。例えば、基準電圧Ｖｒｅｆは、温度や電源電圧ＶＤＤに依存しない電圧でも良いし、入力電圧Ｖｉｎでない他の入力電圧（図示せず）でも良い。負荷段は、入力段の負荷になる。電流源１８は、入力段及び負荷段に電流を供給する。出力回路は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの差分電圧に基づき、ハイまたはローの出力電圧を出力する。スイッチ１６ａは、電源投入時に出力回路の出力電圧（出力電圧Ｖｏｕｔ）がハイまたはローの任意の論理に固定するよう出力回路の入力電圧（ＰＭＯＳトランジスタ１５のゲート電圧）を制御する。

スイッチ制御回路４４は、電源電圧ＶＤＤをモニタする。スイッチ制御回路４４は、電源投入時、スイッチ１６ａをオンさせ、電源電圧ＶＤＤがＰＭＯＳトランジスタ１５のゲートに印加するよう動作する。スイッチ制御回路４４は、パワーオンリセット回路等である。

次に、電源投入時に電源電圧ＶＤＤが緩やかに立ち上がる場合に、出力電圧Ｖｏｕｔをローに固定するコンパレータ４３の動作について説明する。図２は、出力電圧を示すタイムチャートである。

［ｔ０≦ｔ＜ｔ１の時（電源投入時）の動作］電源電圧ＶＤＤが緩やかに立ち上がり、かつ、電源電圧ＶＤＤが所定電圧よりも低い。この条件では、スイッチ制御回路４４は、スイッチ１６ａがオンするよう信号ΦＡをスイッチ１６ａに出力する。すると、スイッチ１６ａはオンし、電源端子はＰＭＯＳトランジスタ１５のゲートに接続し、ＰＭＯＳトランジスタ１５のゲート電圧は電源電圧ＶＤＤになり、ＰＭＯＳトランジスタ１５はオフする。よって、電源投入時に、出力電圧Ｖｏｕｔはローに固定される。

［ｔ＝ｔ１の時の動作］電源電圧ＶＤＤが所定電圧になる。この条件では、スイッチ制御回路４４は、スイッチ１６ａがオフするよう信号ΦＡをスイッチ１６ａに出力する。すると、スイッチ１６ａはオフし、電源端子はＰＭＯＳトランジスタ１５のゲートに接続しない。

この時、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも高いと、図２中の（Ｘ）に示すように、ＰＭＯＳトランジスタ１５のゲート電圧がローになり、出力電圧Ｖｏｕｔがハイになる。つまり、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも高いことが検出される。また、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも低いと、図２中の（Ｙ）に示すように、ＰＭＯＳトランジスタ１５のゲート電圧がハイになり、出力電圧Ｖｏｕｔがローであるままである。つまり、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも低いことが検出される。

なお、スイッチ１６ａがオフした直後において、入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆがノイズの影響を受けても、ＰＭＯＳトランジスタ１５のゲート容量を充放電するための時間が必要であるので、出力電圧Ｖｏｕｔの論理は反転しない。

次に、電源投入時に電源電圧ＶＤＤが急峻に立ち上がる場合に、出力電圧Ｖｏｕｔをローに固定するコンパレータ４３の動作について説明する。図３は、出力電圧を示すタイムチャートである。

［ｔ＝ｔ０の時（電源投入時）の動作］電源電圧ＶＤＤが急峻に立ち上がる。この条件では、スイッチ制御回路４４は、スイッチ１６ａがオンするよう信号ΦＡをスイッチ１６ａに出力する。すると、スイッチ１６ａはオンし、電源端子はＰＭＯＳトランジスタ１５のゲートに接続し、ＰＭＯＳトランジスタ１５のゲート電圧は電源電圧ＶＤＤになり、ＰＭＯＳトランジスタ１５はオフする。よって、電源投入時に、出力電圧Ｖｏｕｔはローに固定される。

［ｔ０＜ｔ＜ｔ１の時（電源投入時）の動作］この時、電源電圧ＶＤＤが急峻に立ち上がった後から所定期間が経過していない。この条件では、スイッチ制御回路４４は、スイッチ１６ａがオンするよう信号ΦＡをスイッチ１６ａに出力したままである。よって、出力電圧Ｖｏｕｔはローに固定されたままである。

［ｔ＝ｔ１の時の動作］電源電圧ＶＤＤが急峻に立ち上がって所定期間が経過する。この条件では、スイッチ制御回路４４は、スイッチ１６ａがオフするよう信号ΦＡをスイッチ１６ａに出力する。すると、スイッチ１６ａはオフし、電源端子はＰＭＯＳトランジスタ１５のゲートに接続しない。

このようにすると、電源投入時に、スイッチ１６ａによって出力電圧Ｖｏｕｔがローに固定するので、コンパレータ４３は誤動作しなくなる。

また、スイッチ制御回路４４は、パワーオンリセット回路等であり、元々半導体装置内部に設けられている。よって、１個のスイッチが追加される分に対応して回路規模が大きくなるだけなので、回路規模はほとんど大きくならない。

なお、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも高くなると、出力電圧Ｖｏｕｔはハイになっているが、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも低くなると、出力電圧Ｖｏｕｔはハイになっても良い。

また、図１では、電源投入時に出力電圧Ｖｏｕｔがローに固定されるように、スイッチ１６ａが電源端子とＰＭＯＳトランジスタ１５のゲートとの間に設けられている。しかし、図４に示すように、電源投入時に出力電圧Ｖｏｕｔがハイに固定されるように、スイッチ１６ｂがＰＭＯＳトランジスタ１５のゲートと接地端子との間に設けられて良い。

また、図５に示すように、スイッチ１６ａがオンすることによる電流経路（電源端子から入力段と負荷段との接続点までのスイッチ１６ａを介する電流経路）に抵抗１７ａを設けても良い。このような構成にすると、この電流経路に過電流が流れなくなり、この電流経路に存在する素子が保護される。

また、図６に示すように、スイッチ１６ａがオンすることによる電流経路に電流源１７ｂを設けても良い。このような構成にすると、この電流経路に過電流が流れなくなり、この電流経路に存在する素子が保護される。

また、コンパレータ４３は、例えば、図７に示すように、温度等を検出する検出回路に適用される。検出回路は、所定の物理量をセンスしてセンス電圧Ｖｓを出力するセンサ回路４１、センス電圧Ｖｓに対して基準となる基準電圧Ｖｒｅｆを生成する基準電圧回路４２、上記のコンパレータ４３、及び、上記のスイッチ制御回路４４を備える。ここで、電源投入時に、出力電圧Ｖｏｕｔがローに固定される。その後、センス電圧Ｖｓが基準電圧Ｖｒｅｆよりも高くなると、出力電圧Ｖｏｕｔがハイになる。

本発明のコンパレータを示す回路図である。 本発明のコンパレータの出力電圧を示すタイムチャートである。 本発明のコンパレータの出力電圧を示すタイムチャートである。 本発明のコンパレータの他の例を示す回路図である。 本発明のコンパレータの他の例を示す回路図である。 本発明のコンパレータの他の例を示す回路図である。 本発明の検出回路を示す回路図である。 従来のコンパレータを示す回路図である。

符号の説明

１６ａ スイッチ
１８〜１９ 電流源
４３ コンパレータ
４４ スイッチ制御回路

Claims (5)

1. コンパレータにおいて、
   入力電圧及び前記入力電圧に対して基準となる基準電圧を印加される入力段と、
   前記入力段の負荷になる負荷段と、
   前記入力段及び前記負荷段に電流を供給する第一電流源と、
   前記入力電圧と前記基準電圧との差分電圧に基づき、ハイまたはローの出力電圧を出力する出力回路と、
   電源投入時に前記出力回路の出力電圧がハイまたはローの任意の論理に固定するよう前記出力回路の入力電圧を制御するスイッチと、
   を備えることを特徴とするコンパレータ。
2. 第一電源電圧供給端子または第二電源電圧供給端子から前記入力段と前記負荷段との接続点までの前記スイッチを介する電流経路に設けられる抵抗または第二電流源、
   をさらに備えることを特徴とする請求項１記載のコンパレータ。
3. 前記出力回路は、
   ゲートを前記入力段と前記負荷段との接続点に接続され、ソースを第一電源電圧供給端子または第二電源電圧供給端子に接続され、ドレインを前記出力回路の出力端子に接続される出力トランジスタと、
   前記出力トランジスタのドレインと第二電源電圧供給端子または第一電源電圧供給端子との間に設けられる第三電流源と、
   を有することを特徴とする請求項１記載のコンパレータ。
4. 前記スイッチは、前記第一電源電圧供給端子または前記第二電源電圧供給端子と前記出力トランジスタのゲートとの間に設けられることを特徴とする請求項３記載のコンパレータ。
5. 所定の物理量を検出する検出回路において、
   前記所定の物理量をセンスし、センス電圧を出力するセンサ回路と、
   前記センス電圧に対して基準となる基準電圧を生成する基準電圧回路と、
   前記センス電圧及び前記基準電圧を印加される入力段と、前記入力段の負荷になる負荷段と、前記入力段及び前記負荷段に電流を供給する第一電流源と、前記センス電圧と前記基準電圧との差分電圧に基づき、ハイまたはローの出力電圧を出力する出力回路と、電源投入時に前記出力回路の出力電圧がハイまたはローの任意の論理に固定するよう前記出力回路の入力電圧を制御するスイッチと、を有するコンパレータと、
   を備えることを特徴とする検出回路。

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