JP2010178051A - パワーオンリセット回路 - Google Patents
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Abstract
【解決手段】リセット信号を出力した後、電源電圧VDDが第一出力回路反転しきい値電圧Vzよりも高くなると、第一制御回路51はリセット信号が出力されないよう動作する。この第一出力回路反転しきい値電圧Vzが低く適宜回路設計されることにより、低い電源電圧VDDにおいてリセット信号の出力と停止が可能となる。
【選択図】図1
Description
その結果、パワーオンリセット回路での出力段のPMOSトランジスタ16以外のMOSトランジスタにおいて、リーク電流以外の電流が流れない。
[回路全体の動作(t>t2)]その後、出力電圧VOUTは電源電圧VDDに追従して徐々に高くなる。つまり、パワーオンリセット回路はリセット信号を出力しない。
その結果、パワーオンリセット回路での出力段のPMOSトランジスタ16以外のMOSトランジスタにおいて、リーク電流以外の電流が流れない。
[回路全体の動作(t>t1)]その後、出力電圧VOUTは、ハイであり、電源電圧VDDである。つまり、パワーオンリセット回路はリセット信号を出力しない。
[D型NMOSトランジスタ23の動作]電源電圧VDDが所定電圧よりも高いことにより、内部ノードN4の電圧がD型NMOSトランジスタ23のしきい値電圧をVtndとした場合、−Vtndよりも高いと、D型NMOSトランジスタ23はソースフォロア回路として動作し、D型NMOSトランジスタ23のソース電圧は接地電圧VSSから−Vtndになり、D型NMOSトランジスタ23のゲート・ソース間電圧はしきい値電圧(Vtnd)になるので、D型NMOSトランジスタ23はオフし、容量22は内部ノードN4に接続しない。その後、電源電圧VDDが急峻に高くなると、内部ノードN4の電圧が容量22によって接地電圧VSSに対して平滑されず、内部ノードN4の電圧が電源電圧VDDに追従するので、PMOSトランジスタ15がオンしない。すると、内部ノードN6の電圧はローになり、出力電圧VOUTはハイになり、リセット信号が出力されない。よって、電源電圧VDDが所定電圧よりも高く、その後、電源電圧VDDが急峻に高くなる場合、リセット信号が出力されない。
13〜16 PMOSトランジスタ
21〜22 容量
23 ディプレッション型NMOSトランジスタ(D型NMOSトランジスタ)
31〜33 電流源
34〜35 NMOSトランジスタ(Vtn)
N3〜N6 内部ノード
51 第一出力回路
52 第二出力回路
53 第一制御回路
54 第二制御回路
Claims (7)
- 電源電圧が第一所定電圧になるとリセット信号を出力するパワーオンリセット回路において、
第一PMOSトランジスタ及び第一電流源を有し、第一出力回路反転しきい値電圧を持つ第一制御回路を制御する第一出力回路と、
第二PMOSトランジスタ及び第二電流源を有し、前記第一出力回路反転しきい値電圧よりも低い第二出力回路反転しきい値電圧である前記第一所定電圧を持ち、前記電源電圧が前記第一所定電圧よりも高くなると前記リセット信号が出力されるよう動作する第二出力回路と、
前記第二出力回路反転しきい値電圧よりも低い基準電圧を印加され、前記基準電圧に基づいた電圧を前記第一制御回路の入力端子に出力する第一ソースフォロア回路と、
前記基準電圧を印加され、前記基準電圧に基づいた電圧を前記第一PMOSトランジスタおよび前記第二PMOSトランジスタのゲートに出力する第二ソースフォロア回路と、
第一容量を有し、前記電源電圧が前記第一出力回路反転しきい値電圧よりも高くなると前記第一容量に充電し始めて所定時間経過後に前記リセット信号が出力されないよう動作する前記第一制御回路と、
第二容量を有し、前記電源電圧が第二所定電圧よりも低いと前記第二容量を前記第一PMOSトランジスタおよび前記第二PMOSトランジスタのゲートに接続する第二制御回路と、
を備えることを特徴とするパワーオンリセット回路。 - 前記第一出力回路は、前記第一電流源を利用するインバータであることを特徴とする請求項1記載のパワーオンリセット回路。
- 前記第二出力回路は、前記第二電流源を利用するインバータであることを特徴とする請求項1記載のパワーオンリセット回路。
- 前記第一制御回路は、
ゲートが前記第一出力回路の出力端子に接続され、ソースが接地端子に接続される第一NMOSトランジスタと、
電源端子と前記第一NMOSトランジスタのドレインとの間に順番に直列に設けられる前記第一容量及び第三電流源と、
ゲートが前記第一容量と前記第三電流源との接続点に接続され、ソースが電源端子に接続され、ドレインが前記第一PMOSトランジスタおよび前記第二PMOSトランジスタのゲートに接続される第三PMOSトランジスタと、
を有することを特徴とする請求項1記載のパワーオンリセット回路。 - 前記第二制御回路は、
ゲートが接地端子に接続され、ドレインが前記第一PMOSトランジスタおよび前記第二PMOSトランジスタのゲートに接続されるディプレッション型NMOSトランジスタと、
前記ディプレッション型NMOSトランジスタのソースと接地端子との間に設けられる前記第二容量と、
を有することを特徴とする請求項1記載のパワーオンリセット回路。 - 前記第一ソースフォロア回路は、前記第一NMOSトランジスタのしきい値電圧よりも低いしきい値電圧を持ち、ゲートが基準電圧端子に接続されてソースが出力端子に接続されてドレインが電源端子に接続される第二NMOSトランジスタであることを特徴とする請求項1記載のパワーオンリセット回路。
- 前記第二ソースフォロア回路は、前記第一NMOSトランジスタのしきい値電圧よりも低いしきい値電圧を持ち、ゲートが基準電圧端子に接続されてソースが出力端子に接続されてドレインが電源端子に接続される第三NMOSトランジスタであることを特徴とする請求項1記載のパワーオンリセット回路。
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