CN112865772B - 一种上电复位电路 - Google Patents

Abstract

本发明提供一种上电复位电路，包括：第一分压模块，其包括多个串联的NMOS管，其中第一个NMOS管的漏极连接于电压源，后一个NMOS管的漏极连接前一个NMOS管的源极，且多个NMOS管的栅极共接于电压源；第二分压模块，与第一分压模块串接，其包括多个串联的native型NMOS管，其中第一个native型NMOS管的漏极连接于第一分压模块最后一个NMOS管的源极，相邻native型NMOS管中，后一个native型NMOS管的漏极连接于前一个native型NMOS管的源极，且每个native型NMOS管的栅极与各自的源极相连接，第二分压模块的接地端接参考地；反相器，连接于第二分压模块最后一个native型NMOS管的源极，反相器的输出端输出复位信号。

Description

一种上电复位电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种上电复位电路。

背景技术

上电复位为芯片上电后开始工作提供指示。在高精度产品中或者芯片上集成有存储单元IP时，要求比较精确的上电复位点。同时考虑芯片的竞争力，需要上电复位电路尽可能实现低功耗小面积。上电复位电路一般都利用上电过程中不同节点变化不同而产生复位信号。

现有的复位电路通常由分压单元和电压检测单元组成，如图1所示，分压单元由电阻R1和R2组成，电压检测单元由电阻R3和NMOS管MN1组成。该复位电路的工作原理为：开始上电时，电源电压Vdd比较低，分压点电压v1也比较低，并且低于NMOS管MN1的阈值电压，那么NMOS管MN1关闭，此时v2点电压为高，经过反相器INV1，输出的复位信号Rst_b为低电平；随着电源电压Vdd的升高，分压点电压v1也逐步升高，当v1大于NMOS管MN1的阈值电压后，NMOS管MN1导通，这时NMOS管MN1的下拉电流能力大于R3的上拉电流的能力，v2点电压变低，经过反相器INV1后，输出的复位信号Rst_b为高电平。但是，图1所示的复位电路会占用非常大的芯片面积，已不能适应集成电路的发展趋势。

为此，出现了图2所示的复位电路。该方案实现较为简单，利用PMOS管M31'～M3N'串联和NMOS管M41'～M4N'串联，产生V2'节点并将V2'的电压和后级M2'与M5'组成的反相器的阈值电压比较。当电源电压足够高时V2'即超越反相器阈值电压，输出发生翻转。图2的复位电路主要的缺点是，要想实现低功耗设计，必将使用宽长比很小的M31'～M3N'和M41'～M4N'来提高它们的阻抗。这样器件的长度(L)将会很大，从而使面积增大。同时M31'～M3N'和M41'～M4N'为不同类型的MOS管，导致翻转阈值点随温度和工艺偏移较大。

因此，期待一种新的上电复位电路，能够减少功耗和面积，提高复位点的精确度。

发明内容

本发明揭示了一种上电复位电路，能够减少功耗和面积，提高复位点的精确度。

为解决上述技术问题，本发明提供了一种上电复位电路，包括：

第一分压模块，所述第一分压模块包括多个串联的NMOS管，其中第一个所述NMOS管的漏极连接于电压源，后一个所述NMOS管的漏极连接前一个所述NMOS管的源极，且多个所述NMOS管的栅极共接于所述电压源；

第二分压模块，与所述第一分压模块串接，所述第二分压模块包括多个串联的native型NMOS管，其中第一个所述native型NMOS管的漏极连接于所述第一分压模块最后一个所述NMOS管的源极，相邻所述native型NMOS管中，后一个所述native型NMOS管的漏极连接于前一个所述native型NMOS管的源极，且每个所述native型NMOS管的栅极与各自的源极相连接，所述第二分压模块的接地端接参考地；

反相器，连接于所述第二分压模块最后一个所述native型NMOS管的源极，所述反相器的输出端输出复位信号。

作为可选方案，所述反相器包括CMOS反相器。

作为可选方案，所述第二分压模块还包括第一NMOS管，所述第一NMOS管的漏极连接于最后一个所述native型NMOS管的源极，所述第一NMOS管的栅极连接于所述第二分压模块的第一个所述native型NMOS管的漏极，所述第一NMOS管的源极为所述第二分压模块的接地端。

作为可选方案，所述反相器包括串联的第一反相器、第二反相器和第三反相器。

作为可选方案，所述第二分压模块还包括第二NMOS管，所述第二NMOS管的漏极连接于所述第二分压模块的任意两个所述native型NMOS管之间，所述第二NMOS管的栅极连接于所述第二反相器的输出端，所述第二NMOS管的源极连接于最后一个所述native型NMOS管的源极。

作为可选方案，所述第一反相器为CMOS反相器，包括第三NMOS管和PMOS管，其中所述PMOS管的源极连接所述电压源，漏极连接所述第三NMOS管的漏极，所述第三NMOS管的源极接所述参考地，所述第三NMOS管和所述PMOS管的栅极端共接于所述第二分压模块的输出端，且所述第三NMOS管的尺寸与所述第一NMOS管的尺寸成比例设置。

作为可选方案，述PMOS管的宽长比小于1。

作为可选方案，所述第一分压模块中的多个所述NMOS管的栅极通过同一电阻共接于所述电压源。

作为可选方案，所述第一反相器、第二反相器和第三反相器中的至少一个为CMOS反相器。

本发明的有益效果在于：

本发明的第一分压模块和第二分压模块均由NMOS管串联构成，第二分压模块的NMOS管包括native型NMOS管，其阈值电压接近于0V，且native型NMOS管工作在线性区，相对于第一分压模块由PMOS管，第二分压模块由普通的NMOS管的技术方案相比，使得在半导体制作工艺中，当工艺和温度发生变化时，同类型的MOS管的阈值电压发生同向的偏移，即同类型MOS管的阈值电压会随着工艺和温度的影响而同时升高或降低。那么，使得分压产生的电压信号V1更好地跟随了电源的变化，减少了温度和工艺变化导致的翻转点的变化。native型NMOS管相对于电阻有效降低了面积，降低了功耗。进一步地，反相器为CMOS反向器，利用电流峰值技术，设置第一NMOS管，第二分压模块利用电流峰值(current peaking)技术产生V2信号连接在第三NMOS管和PMOS管的栅端，通过合理的设计，可以使得第一反相器的阈值点随着工艺或温度变化较小，提高了翻转点的准确性。

进一步地，第二NMOS管通过短路部分native型NMOS管来实现迟滞的功能，在下电的过程中，通过短路部分阻抗降低V2电压从而降低下电时的翻转电压，避免了由于电压源不稳定造成的复位电路的误操作，提高复位电路的抗干扰性能。

附图说明

通过结合附图对本发明示例性实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，在本发明示例性实施例中，相同的参考标号通常代表相同部件。

图1示出了现有技术的一种上电复位电路示意图。

图2示出了现有技术的另一种上电复位电路示意图。

图3示出了本发明一实施例的一种上电复位电路的示意图。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如果本文的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。

本发明一实施例提供了一种上电复位电路，图3示出了本实施例的上电复位电路的示意图。请参考图3，该上电复位电路包括：

第一分压模块10，所述第一分压模块10包括多个串联的NMOS管(图中NMOS管M31至NMOS管M3N)，其中第一个所述NMOS管的漏极(NMOS管M31)连接于电压源VDD，后一个所述NMOS管的漏极连接前一个所述NMOS管的源极，且多个所述NMOS管的栅极共接于所述电压源VDD；

第二分压模块11，与所述第一分压模块10串接，所述第二分压模块11包括多个串联的native型NMOS管(图中NMOS管M41至NMOS管M4N)，其中第一个所述native型NMOS管M41的漏极连接于所述第一分压模块10最后一个所述NMOS管M3N的源极，相邻所述native型NMOS管中，后一个所述native型NMOS管的漏极连接于前一个所述native型NMOS管的源极，且每个所述native型NMOS管的栅极与各自的源极相连接，所述第二分压模块11的接地端接参考地VSS；

反相器12，连接于所述第二分压模块11最后一个所述native型NMOS管的源极，所述反相器的输出端输出复位信号。

具体地，第一分压模块10中NMOS管的数量可以根据需求设置。相邻NMOS管的源极和漏极相互串联，且多个所述NMOS管的栅极共接于所述电压源VDD，本实施例中，多个NMOS管的栅极通过电阻R共接于所述电压源，电阻R的作用为隔离电压源对栅极的扰动。第一分压模块10中最后一个NMOS管M3N的源极为第一分压模块10的输出端，其输出第一电压信号V1，最后一个NMOS管M3N的源极后串接第二分压模块11。

第二分压模块11包括多个串联的native型NMOS管(图中NMOS管M41至NMOS管M4N)，native型NMOS管的数量根据需求设置。native型NMOS管，即阈值电压接近于0V。第一个native型NMOS管的漏极连接于第一分压模块10最后一个NMOS管M3N的源极，最后一个native型NMOS管的源极为第二分压模块11的输出端，输出第二电压信号V2，最后一个native型NMOS管的源极连接反相器12的输入端，反相器的输出端用于输出复位信号，反相器12的作用为对第二电压信号V2的电平取反，如第二电压信号V2为高电平，则反相器12输出的复位信号为低电平，第二电压信号V2为低电平，则反相器12输出的复位信号为高电平。

本实施例的第一分压模块10和第二分压模块11均由NMOS管串联构成，相对于第一分压模块10由PMOS管，第二分压模块11由NMOS管的技术方案相比，使得在半导体制作工艺中，当工艺和温度发生变化时，同类型的MOS管的阈值电压发生同向的偏移，即同类型MOS管的阈值电压会随着工艺和温度的影响而同时升高或降低。native型NMOS管的阈值电压接近于0V，且native型NMOS管工作在线性区，使得分压产生的第一电压信号V1更好地跟随了电压源VDD的变化，减少了温度和工艺变化导致的翻转点的变化，提高翻转点的准确性。使用native型NMOS管代替电阻，有效降低了面积，降低了功耗。

本实施例中，反相器包括三个串联的第一反相器、第二反相器和第三反相器，图3中示出了第一反相器为CMOS反相器。在其他实施例中，3个反相器可以都是CMOS反相器。第二反相器和第三反相器将从第一反相器输出的中间复位信号整形为最终的复位信号，增强了该复位电路的输出驱动能力。

本实施例中，所述第一反相器为CMOS反相器，所述CMOS反相器包括串联连接的PMOS管M5和第三NMOS管M2，其中所述PMOS管M5的源极连接所述电压源VDD，漏极连接所述第三NMOS管M2的漏极，所述第三NMOS管M2的源极接所述参考地VSS，所述第三NMOS管M2和所述PMOS管的M5栅极端共接于所述第二分压模块的输出端，第二分压模块的输出端输出第二电压信号V2，即第二电压信号V2输入至PMOS管M5和第三NMOS管M2的栅极。所述第三NMOS管M2的尺寸与所述第一NMOS管的尺寸成比例设置。本实施例中，PMOS管的宽长比远小于1，降低CMOS反向器阈值电压。

在翻转时第三NMOS管与第一NMOS管均工作在亚阈值区，设置第三NMOS管M2的尺寸与所述第一NMOS管的尺寸成比例，有利于计算的简化。

由PMOS管M5和第三NMOS管M2组成的CMOS反相器的工作原理为：当第二控制信号V2的电压低于CMOS反相器的阈值电压时，CMOS反相器中的PMOS管M5导通，第三NMOS管M2截止，CMOS反相器输出的复位信号的电压为高；反之，当第二控制信号V2的电压高于CMOS反相器的阈值电压时，CMOS反相器中的PMOS管M5截止，第三NMOS管M2导通，CMOS反相器输出的复位信号的电压为低。CMOS反相器的阈值电压与PMOS管M5和第三NMOS管M2的宽长比相关。第三NMOS管M2的宽长比大，PMOS管M5的宽长比小，CMOS反向器的阈值电压小。

本实施例中，所述第二分压模块11还包括第一NMOS管M1，所述第一NMOS管M1的漏极连接于最后一个所述native型NMOS管M4N的源极，所述第一NMOS管M1的栅极连接于所述第二分压模块11的第一个所述native型NMOS管M41的漏极，所述第一NMOS管M1的源极为所述第二分压模块的接地端，连接参考地VSS。

第一NMOS管M1使输入反相器13的电压随着电压源VDD电压的升高先升高再降低，并在CMOS反相器的PMOS管M5和第三NMOS管M2的电流相等时实现翻转，提高翻转点的准确性。

本实施例中，所述第二分压模块11还包括第二NMOS管M6，所述第二NMOS管M6的漏极连接于所述第二分压模块11的任意两个所述native型NMOS管之间(根据电路设计需要，第二NMOS管M6的漏极连接于设定的两个所述native型NMOS管之间)，所述第二NMOS管M6的栅极连接于所述第二反相器的输出端，所述第二NMOS管M6的源极连接于最后一个所述native型NMOS管M4N的源极。第二NMOS管通过短路部分native型NMOS管来实现迟滞的功能，在下电的过程中，降低了反相器的阈值电压，进而降低了下电过程中的复位电压阈值，使电压源电压较低时才能产生有效的下电复位信号，避免了由于电压源不稳定造成的复位电路的误操作，提高复位电路的抗干扰性能。

本发明实施例的复位电路的工作原理为工作原理：该复位电路利用了电流峰值技术(peaking current source)。电源电压从0开始升高，在电压源VDD小于第一NMOS管M1的阈值电压之前由于第一NMOS管M1处于关断状态，第一电压信号V1和第二电压信号V2紧跟电压源VDD上升。当电压源VDD大于第一NMOS管M1阈值电压并继续升高时，第一NMOS管M1逐渐导通，第一电压信号V1会随着电压源VDD继续升高，而第一电压信号V1的升高会通过第一NMOS管M1的作用将第二电压信号V2逐渐拉低。因此第二电压信号V2随着电压源VDD的升高出现先上升后下降的波形，会出现一个峰值(peaking)。第二电压信号V2作为第三NMOS管M2的栅极必将使得流过第三NMOS管M2的电流也出现先上升后下降的趋势。而PMOS管M5由于其源栅电压随着电压源VDD升高越来越大，其电流将逐渐增大，在某一时刻等于流过第三NMOS管M2的电流，此时由第三NMOS管M2和PMOS管M5组成的反相器发生翻转输出变高，经过两级反相器使得复位信号最终变高。

由于第二电压信号V2电压始终比较低，第一NMOS管M1和第三NMOS管M2工作在亚阈值区，且第一NMOS管M1和第三NMOS管M2的尺寸成比例。

需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种上电复位电路，其特征在于，包括：

第一分压模块，所述第一分压模块包括多个串联的NMOS管，其中第一个所述NMOS管的漏极连接于电压源，后一个所述NMOS管的漏极连接前一个所述NMOS管的源极，且多个所述NMOS管的栅极共接于所述电压源；

第二分压模块，与所述第一分压模块串接，所述第二分压模块包括多个串联的native型NMOS管，其中第一个所述native型NMOS管的漏极连接于所述第一分压模块最后一个所述NMOS管的源极，相邻所述native型NMOS管中，后一个所述native型NMOS管的漏极连接于前一个所述native型NMOS管的源极，且每个所述native型NMOS管的栅极与各自的源极相连接，所述第二分压模块的接地端接参考地；

所述第二分压模块还包括第一NMOS管，所述第一NMOS管的漏极连接于最后一个所述native型NMOS管的源极，所述第一NMOS管的栅极连接于所述第二分压模块的第一个所述native型NMOS管的漏极，所述第一NMOS管的源极为所述第二分压模块的接地端；

反相器，连接于所述第二分压模块最后一个所述native型NMOS管的源极，所述反相器的输出端输出复位信号。

2.如权利要求1所述的上电复位电路，其特征在于，所述反相器包括CMOS反相器。

3.如权利要求1所述的上电复位电路，其特征在于，所述反相器包括串联的第一反相器、第二反相器和第三反相器。

4.如权利要求3所述的上电复位电路，其特征在于，所述第二分压模块还包括第二NMOS管，所述第二NMOS管的漏极连接于所述第二分压模块的任意两个所述native型NMOS管之间，所述第二NMOS管的栅极连接于所述第二反相器的输出端，所述第二NMOS管的源极连接于最后一个所述native型NMOS管的源极。

5.如权利要求4所述的上电复位电路，其特征在于，所述第一反相器为CMOS反相器，包括第三NMOS管和PMOS管，其中所述PMOS管的源极连接所述电压源，漏极连接所述第三NMOS管的漏极，所述第三NMOS管的源极接所述参考地，所述第三NMOS管和所述PMOS管的栅极端共接于所述第二分压模块的输出端，且所述第三NMOS管的尺寸与所述第一NMOS管的尺寸成比例设置。

6.如权利要求5所述的上电复位电路，其特征在于，所述PMOS管的宽长比小于1。

7.如权利要求1所述的上电复位电路，其特征在于，所述第一分压模块中的多个所述NMOS管的栅极通过同一电阻共接于所述电压源。

8.如权利要求3所述的上电复位电路，其特征在于，所述第一反相器、所述第二反相器和所述第三反相器中的至少一个为CMOS反相器。

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