CN111490756B - 一种时序产生电路 - Google Patents

Abstract

本发明提供一种时序产生电路中第三、第四PMOS、第三、第四NMOS及电阻构成偏置电流电路；第二、第三PMOS源极、第四、第一PMOS漏极及第六PMOS漏极接电源电压；第二PMOS栅极、第七PMOS漏极、第一NMOS源极及第一PMOS栅极互连；第一PMOS源极与第七PMOS源极互连；第一NMOS漏极、第二NMOS源极、第三NMOS漏极、第五NMOS源极接地；第二PMOS漏极与第二NMOS漏极和栅极、第一NMOS栅极互连；第六PMOS、第五PMOS、第五NMOS依次串联，第五PMOS栅极与第四NMOS漏极连接；第一电容接在第五、第六PMOS两端；第二电容接在第五NMOS两端，第一、第二电容连接点为电路输出端。本发明的时序产生电路在低电压下较传统的时序产生电路，其时序收敛5％至10％，能有效达到提升电路的性能。

Description

一种时序产生电路

技术领域

本发明涉及半导体技术领域，特别是涉及一种时序产生电路。

背景技术

传统的时序产生电路，如图1所示，其中第一PMOS管P1、第二PMOS管P2和第一NMOS管N1、第二NMOS管N2组成了偏置电流源；第三PMOS管P3、第四PMOS管P4以及第一电容C1、第二电容C2和反相器inv1组成了时序产生电路的电容部分，该电路中电充放电容产生了时序。

但是针对传统的时序产生电路，在低电压工作时，往往时序会产生不收敛，从而电路的性能不能有效提高，因此需要提出一种新的时序产生电路来解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种时序产生电路，用于解决现有技术中传统时序产生电路在低电压工作状态下时序产生不收敛，从而导致电路性能差的问题。

为实现上述目的及其他相关目的，本发明提供一种时序产生电路，至少包括：第一至第七PMOS、第一至第五NMOS、第一至第二电容以及电阻；其中所述第三、第四PMOS、第三、第四NMOS以及所述电阻构成偏置电流电路；所述第二、第三PMOS的源极、所述第四、第一PMOS的漏极以及所述第六PMOS的漏极共同连接电源电压；所述第二PMOS的栅极、第七PMOS的漏极、第一NMOS的源极以及所述第一PMOS的栅极相互连接；所述第一PMOS的源极与所述第七PMOS的源极相互连接；

所述第一NMOS的漏极、第二NMOS的源极、第三NMOS的漏极、第五NMOS的源极共同接地；所述第二PMOS的漏极与所述第二NMOS的漏极和栅极、第一NMOS的栅极相互连接；

所述第六PMOS、第五PMOS、第五NMOS依次首尾串联，并且所述第五PMOS的栅极与所述第四NMOS的漏极连接；所述第一电容并联在串联后的所述第六PMOS和第五PMOS两端；所述第二电容并联在所述第五NMOS两端，所述第一、第二电容连接的部位作为该时序产生电路的输出端。

优选地，所述第三PMOS的漏极与所述第三NMOS的源极连接；所述第四PMOS的源极与所述第四NMOS的漏极以及所述第七PMOS的源极连接；所述第三NMOS和所述第四NMOS的栅极共同连接至所述第三NMOS的源极和所述第三PMOS的漏极。

优选地，所述电阻的一端连接于所述第四NMOS的源极，另一端接地。

优选地，所述第六PMOS的源极与所述第五PMOS的漏极连接；所述第五PMOS的源极与所述第五NMOS的漏极连接，所述第五PMOS的源极与所述第五NMOS的漏极直接作为所述输出端。

优选地，经过所述第一PMOS、第二PMOS的电流分别镜像经过所述第四PMOS的电流。

优选地，经过所述第一PMOS和所述第二PMOS的电流分别远小于经过所述第三、第四PMOS的电流。

优选地，经过所述第一NMOS和所述第二NMOS的电流为相等的镜像电流。

优选地，所述第六PMOS的栅极和所述第五NMOS的栅极分别为电流输入端。

优选地，所述第一、第二电容连接的部位还设有反相器，经过所述反相器的输出端作为该时序产生电路的输出端。

如上所述，本发明的时序产生电路，具有以下有益效果：本发明的时序产生电路在低电压下较传统的时序产生电路，其时序收敛5％至10％，能有效达到提升电路的性能。

附图说明

图1显示为传统的时序产生电路结构示意图；

图2显示为本发明的时序产生电路结构示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图2所示，图2显示为本发明的时序产生电路结构示意图，该时序产生电路在本实施例中包括：

第一至第七PMOS、第一至第五NMOS、第一至第二电容以及电阻；也就是说，图2中，本发明的所述第一PMOS为P1；所述第二PMOS为P2；所述第三PMOS为P3；所述第四PMOS为P4；所述第五PMOS为P5；所述第六PMOS为P6；所述第七PMOS为P7；所述第一NMOS为N1；所述第二NMOS为N2；所述第三NMOS为N3；所述第四NMOS为N4；所述第五NMOS为N5；所述第一电容为C1；所述第二电容为C2；所述电阻为R1。

其中所述第三、第四PMOS、第三、第四NMOS以及所述电阻构成偏置电流电路；亦即所述第三PMOS(P3)、第四PMOS(P4)、第三NMOS(N3)、第四NMOS(N4)和所述电阻R1共同构成偏置电流源电路。本发明进一步地，所述第三PMOS(P3)的漏极与所述第三NMOS(N3)的源极连接；所述第四PMOS(P4)的源极与所述第四NMOS(N4)的漏极以及所述第七PMOS(P7)的源极连接；所述第三NMOS(N3)和所述第四NMOS(N4)的栅极共同连接至所述第三NMOS(N3)的源极和所述第三PMOS(P3)的漏极。本发明再进一步地，所述电阻R1的一端连接于所述第四NMOS(N4)的源极，另一端接地vgnd。

本发明进一步地，经过所述第一PMOS(P1)、第二PMOS(P2)的电流分别镜像经过所述第四PMOS(P4)的电流。

并且所述第二、第三PMOS的源极、所述第四、第一PMOS的漏极以及所述第六PMOS的漏极共同连接电源电压；亦即所述第二PMOS(P2)的源极、所述第三PMOS(P3)的源极、所述第四PMOS(P4)的漏极、所述第一PMOS(P1)的漏极和所述第六PMOS(P6)的漏极彼此之间相互连接，且共同连接至电源电压vpwr。

所述第二PMOS的栅极、第七PMOS的漏极、第一NMOS的源极以及所述第一PMOS的栅极相互连接；亦即所述第二PMOS(P2)的栅极、所述第七PMOS(P7)的漏极、所述第一NMOS(N1)的源极和所述第一PMOS(P1)的栅极之间彼此相互连接。并且所述第一PMOS的源极与所述第七PMOS的源极相互连接；即所述第一PMOS(P1)的源极与所述第七PMOS(P7)的源极之间彼此相互连接。

所述第一NMOS的漏极、第二NMOS的源极、第三NMOS的漏极、第五NMOS的源极共同接地；所述第二PMOS的漏极与所述第二NMOS的漏极和栅极、第一NMOS的栅极相互连接，亦即所述第一NMOS(N1)的漏极、所述第二NMOS(N2)的源极、所述第三NMOS(N3)的漏极、所述第五NMOS(N5)的源极彼此之间相互连接且共同接地vgnd；本发明的时序产生电路中，所述第二PMOS的漏极与所述第二NMOS的漏极和栅极、第一NMOS的栅极相互连接，亦即所述第二PMOS(P2)的漏极与所述第二NMOS(N2)的漏极和栅极、所述第一NMOS(N1)的栅极彼此之间相互连接。

所述第六PMOS、第五PMOS、第五NMOS依次首尾串联，并且所述第五PMOS的栅极与所述第四NMOS的漏极连接，亦即所述第六PMOS(P6)、所述第五PMOS(P5)、所述第五NMOS(N5)首尾串联，并且所述第五PMOS(P5)的栅极与所述第四NMOS(N4)的漏极彼此相互连接。

所述第一电容并联在串联后的所述第六PMOS和第五PMOS两端；所述第二电容并联在所述第五NMOS两端，所述第一、第二电容连接的部位作为该时序产生电路的输出端，亦即所述第一电容C1的两端并联在首尾串联后的所述第六PMOS(P6)和所述第五PMOS(P5)的两端；所述第二电容C2的两端连接在所述第五NMOS(N5)的两端，所述第一电容C1和所述第二电容C2的彼此之间相连接，其连接部位作为所述时序产生电路的输出端OUT。

本发明进一步地，所述第六PMOS(P6)的源极与所述第五PMOS(P5)的漏极连接；所述第五PMOS(P5)的源极与所述第五NMOS(N5)的漏极连接，所述第五PMOS(P5)的源极与所述第五NMOS(N5)的漏极直接作为所述输出端。

本发明更进一步地，经过所述第一PMOS(P1)和所述第二PMOS(P2)的电流分别远小于经过所述第三PMOS(P3)、第四PMOS(P4)的电流。经过所述第一NMOS(N1)和所述第二NMOS(N2)的电流为相等的镜像电流。所述第六PMOS(P6)的栅极和所述第五NMOS(N5)的栅极分别为电流输入端。并且所述第一电容C1、第二电容C2连接的部位还设有反相器inv1，经过所述反相器inv1的输出端作为该时序产生电路的输出端OUT。

本发明的所述第三PMOS(P3)、第四PMOS(P4)、第三NMOS(N3)、第四NMOS(N4)和电阻R1构成了传统的偏置电流电路。所述第一PMOS(P1)、第二PMOS(P2)分别镜像所述第四PMOS(P4),并且所述第一PMOS(P1)、所述第二PMOS(P2)的电流相等，且远小于所述第三PMOS(P3)、和所述第四PMOS(P4)的电流。所述第一NMOS(N1)、所述第二NMOS(N2)为相等的镜像电流，即所述第一PMOS(P1)的电流和所述第一NMOS(N1)的电流相同。

当低电压时，所述第七PMOS(P7)导通不好，所述第一PMOS(P1)电流流入，所述第一NMOS(N1)电流不流出，将A点电位提升，保证所述第四NMOS(N4)的电流正常产生，所述第一PMOS(P1)补偿偏置电流，稳定时序产生电路。

当高电压时，所述第一PMOS(P1)电流经过所述第七PMOS(P7)，再通过所述第一NMOS(N1)流到地，流入所述第七PMOS(P7)的电流与流出所述第七PMOS(P7)的电流相等。所述第七PMOS(P7)的漏极drain和源极source不会产生压差，从而不会影响电路性能。

因此，本发明的时序产生电路在低电压下比传统时序产生电路的时序收敛5％至10％，可以达到提升电路性能的目的。

综上所述，本发明的时序产生电路在低电压下较传统的时序产生电路，其时序收敛5％至10％，能有效达到提升电路的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种时序产生电路，其特征在于，至少包括：

第一至第七PMOS管、第一至第五NMOS管、第一至第二电容以及电阻；其中第三、第四PMOS管、第三、第四NMOS管以及所述电阻构成偏置电流电路；所述第二、第三PMOS管的源极、所述第四、第一PMOS管的漏极以及第六PMOS管的漏极共同连接电源电压；所述第二PMOS管的栅极、第七PMOS管的漏极、第一NMOS管的源极以及所述第一PMOS管的栅极相互连接；所述第一PMOS管的源极与所述第七PMOS管的源极相互连接；所述第七PMOS管的漏极与所述第三PMOS管及第四PMOS管的栅极连接；所述第七PMOS管的源极与所述第四PMOS管的源极连接；

所述第一NMOS管的漏极、第二NMOS管的源极、第三NMOS管的漏极、第五NMOS管的源极共同接地；所述第二PMOS管的漏极与所述第二NMOS管的漏极和栅极、第一NMOS管的栅极相互连接；

所述第六PMOS管、第五PMOS管、第五NMOS管依次首尾串联，并且所述第五PMOS管的栅极与所述第四NMOS管的漏极连接；第一电容并联在串联后的所述第六PMOS管和第五PMOS管两端；第二电容并联在所述第五NMOS管两端，所述第一电容、所述第二电容连接的部位作为该时序产生电路的输出端。

2.根据权利要求1所述的时序产生电路，其特征在于：所述第三PMOS管的漏极与所述第三NMOS管的源极连接；所述第四PMOS管的源极与所述第四NMOS管的漏极以及所述第七PMOS管的源极连接；所述第三NMOS管和所述第四NMOS管的栅极共同连接至所述第三NMOS管的源极和所述第三PMOS管的漏极。

3.根据权利要求2所述的时序产生电路，其特征在于：所述电阻的一端连接于所述第四NMOS管的源极，另一端接地。

4.根据权利要求3所述的时序产生电路，其特征在于：所述第六PMOS管的源极与所述第五PMOS管的漏极连接；所述第五PMOS管的源极与所述第五NMOS管的漏极连接，所述第五PMOS管的源极与所述第五NMOS管的漏极直接作为所述输出端。

5.根据权利要求1所述的时序产生电路，其特征在于：经过所述第一PMOS管、第二PMOS管的电流分别镜像经过所述第四PMOS管的电流。

6.根据权利要求5所述的时序产生电路，其特征在于：经过所述第一PMOS管和所述第二PMOS管的电流分别远小于经过所述第三、第四PMOS管的电流。

7.根据权利要求6所述的时序产生电路，其特征在于：经过所述第一NMOS管和所述第二NMOS管的电流为相等的镜像电流。

8.根据权利要求7所述的时序产生电路，其特征在于：所述第六PMOS管的栅极和所述第五NMOS管的栅极分别为电流输入端。

9.根据权利要求1所述的时序产生电路，其特征在于：所述第一、第二电容连接的部位还设有反相器，经过所述反相器的输出端为该时序产生电路的输出端。