CN113783557A - 芯片上电复位电路 - Google Patents

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Abstract

本发明公开了一种芯片上电复位电路，第一电阻、第二电阻串接在第一NMOS管漏端同工作电源之间；第一NMOS管漏端、栅端及第二NMOS管栅端短接；第二NMOS管漏端接第三PMOS管漏端；第三PMOS管漏端、栅端及第四PMOS管栅端短接；第四PMOS管漏端接第五NMOS管漏端；第五NMOS管栅端接第一电阻、第二电阻的串接点及第一电容的一端；第一NMOS管、第二NMOS管及第五NMOS管的源端及第一电容的另一端接地；第三PMOS管及第四PMOS管的源端接工作电源；输出驱动电路接第四PMOS管漏端。该芯片上电复位电路，在不影响上电工作电源电压检测精度以及功耗的情况下，大幅减小了上电复位电路所需芯片面积。

Description

芯片上电复位电路
技术领域
本发明涉及半导体电路技术，特别是涉及一种芯片上电复位电路。
背景技术
在各种芯片的架构中，为了实时监测电源电压，需要上电复位电路通过对比电源电压，输出复位信号，确保芯片工作时的电源电压在芯片最低工作电压之上。
传统的上电复位电路架构如图1所示，由电阻分压电路、采样迟滞电路、放电电路、及输出驱动电路构成。电阻分压电路由第一电阻R1和第二电阻R2构成，通过改变第一R1与第二R2的比值，可以调节分压点电压V1与工作电源VDD电压的比值，从而改变输出驱动电路输出端RSTB的电压。第一电阻R1和第一电容C1构成采样迟滞电路，以确保分压点电压V1变化慢于工作电源VDD的电压变化，使得输出驱动电路输入端电压初始值为工作电源VDD的电压，输出驱动电路输出端RSTB输出一个复位信号。第三电阻R3和第一NMOS管M1构成放电电路，当第一电阻R1、第二电阻R2串接点(分压点)V1电压大于第一NMOS管M1的阈值电压时，输出驱动电路输入端电压被第一NMOS管M1放电到0V。
当芯片上电时，通过电阻分压电路，第一电阻R1、第二电阻R2串接点(分压点)V1会得到一个随着工作电源VDD电压变大而等比值变化的分压点电压,此时因为采样迟滞电路，输出驱动电路输入端的电压变化大于分压点的电压变化，此时因为第一电阻R1、第二电阻R2串接点(分压点)V1的电压小于第一NMOS管M1的阈值电压，第一NMOS管M1不导通，输出驱动电路输入端的电压等于工作电源VDD电压并随之变大，当输出驱动电路输入端的电压大于施密特触发器的正向阈值电压时，输出驱动电路输出端RSTB输出一个复位信号，对应逻辑数字信号0；随着工作电源VDD电压继续变大，第一电阻R1、第二电阻R2串接点(分压点)V1的电压大于第一NMOS管M1的阈值电压，第一NMOS管M1导通，因为第三电阻R3是一个很大的电阻，所以通过第三电阻R3的电流很小，流过第一NMOS管M1的栅极电流很大，输出驱动电路输入端的电压通过第一NMOS管M1被放电到接近0V，此时通过输出驱动电路输出端RSTB输出上电信号，对应逻辑数字信号1。
因为芯片上电复位电路在芯片启动后就需要一直工作，所以为了减小芯片的功耗，传统的芯片上电复位电路往往需要第一电阻R1、第二电阻R2及第三电阻R3有很大的阻值，来减小上电复位电路的工作电流；而且，为确保输出驱动电路输入端的电压能够被第一NMOS管M1拉到接近0V，特别是工作在工作电源VDD高电压时，同样需要第一电阻R1、第二电阻R2及第三电阻R3有很大的阻值。第一电阻R1、第二电阻R2及第三电阻R3的大阻值，使得传统的上电复位电路需要很大的芯片面积，尤其是在半导体电路先进制程中，电阻占整个电路的面积比值会更大，从而造成了很大的面积消耗。
发明内容
本发明要解决的技术问题是提供一种芯片上电复位电路，在不影响上电工作电源电压检测精度以及功耗的情况下，大幅减小了上电复位电路所需芯片面积。
为解决上述技术问题，本发明提供的芯片上电复位电路，其包括第一电阻R1、第二电阻R2、第一NMOS管M1、第二NMOS管M2、第三PMOS管M3、第四PMOS管M4、第五NMOS管M5、第一电容C1及输出驱动电路；
第一电阻R1、第二电阻R2串接在第一NMOS管M1漏端同工作电源VDD之间；
第一NMOS管M1漏端、栅端及第二NMOS管M2栅端短接；
第二NMOS管M2漏端接第三PMOS管M3漏端；
第三PMOS管M3漏端、栅端及第四PMOS管M4栅端短接；
第四PMOS管M4漏端接第五NMOS管M5漏端；
第五NMOS管M5栅端接所述第一电阻R1、第二电阻R2的串接点及第一电容C1的一端；
第一NMOS管M1、第二NMOS管M2及第五NMOS管M5的源端及第一电容C1的另一端接地；
第三PMOS管M3及第四PMOS管M4的源端接工作电源VDD；
所述输出驱动电路接第四PMOS管M4漏端，当第四PMOS管M4漏端电压大于正向阈值电压，输出驱动电路输出端输出复位信号，对应逻辑数字信号0；当第四PMOS管M4漏端电压小于负向阈值电压，输出驱动电路输出端输出上电信号，对应逻辑数字信号1，正向阈值电压大于负向阈值电压。
较佳的，第一NMOS管M1、第二NMOS管M2采用耗尽型NMOS管。
较佳的，第一NMOS管M1的沟道宽长比同第二NMOS管M2的沟道宽长比的比值为N:1，第三PMOS管M3的沟道宽长比同第四PMOS管M4的沟道宽长比的比值为N:1，N大于或等于2。
较佳的，N为2、3或4。
较佳的，所述输出驱动电路包括施密特触发器及反相器；
所述施密特触发器的输入端接第四PMOS管M4漏端，输出端接所述反相器的输入端；
所述反相器的输出端作为输出驱动电路输出端。
本发明的芯片上电复位电路，通过电流镜电路提供放电电流取代通过电阻提供放电电流，减少了电路所需电阻的阻值，在不影响上电工作电源VDD电压检测精度以及功耗的情况下，大幅减小了上电复位电路所需芯片面积。该小面积的芯片上电复位电路，特别适用用于闪存等存储芯片的上电检测。
附图说明
为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是传统的上电复位电路的架构图；
图2是本发明的芯片上电复位电路的架构图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
如图2所示，芯片上电复位电路包括第一电阻R1、第二电阻R2、第一NMOS管M1、第二NMOS管M2、第三PMOS管M3、第四PMOS管M4、第五NMOS管M5、第一电容C1及输出驱动电路；
第一电阻R1、第二电阻R2串接在第一NMOS管M1漏端同工作电源VDD之间；
第一NMOS管M1漏端、栅端及第二NMOS管M2栅端短接；
第二NMOS管M2漏端接第三PMOS管M3漏端；
第三PMOS管M3漏端、栅端及第四PMOS管M4栅端短接；
第四PMOS管M4漏端接第五NMOS管M5漏端；
第五NMOS管M5栅端接所述第一电阻R1、第二电阻R2的串接点V1及第一电容C1的一端；
第一NMOS管M1、第二NMOS管M2及第五NMOS管M5的源端及第一电容C1的另一端接地；
第三PMOS管M3及第四PMOS管M4的源端接工作电源VDD；
所述输出驱动电路接第四PMOS管M4漏端，当第四PMOS管M4漏端电压大于正向阈值电压，输出驱动电路输出端输出复位信号，对应逻辑数字信号0；当第四PMOS管M4漏端电压小于负向阈值电压，输出驱动电路输出端输出上电信号，对应逻辑数字信号1，正向阈值电压大于负向阈值电压。
实施例一的芯片上电复位电路，第一电阻R1、第二电阻R2构成电阻分压电路，通过改变第一电阻R1、第二电阻R2的比值，可以调节第一电阻R1、第二电阻R2串接点V1电压与工作电源VDD电压的比值，从而改变输出驱动电路输出端RSTB的电压；第一电阻R1、第一电容C1构成采样迟滞电路，以确保第一电阻R1、第二电阻R2串接点V1变化慢于电源电压VDD变化，使得输出驱动电路输入端初始电压为工作电源VDD电压，高于大于正向阈值电压，使芯片上电复位电路初始接通工作电源VDD时输出驱动电路输出端RSTB输出一个复位信号；第一NMOS管M1、第二NMOS管M2、第三PMOS管M3、第四PMOS管M4构成电流镜电路；第四PMOS管M4和第五NMOS管M5构成放电电路，当第一电阻R1、第二电阻R2串接点V1电压大于第五NMOS管M5的阈值电压时，输出驱动电路输入端电压被第五NMOS管M5放电到接近于0V,低于负向阈值电压，输出驱动电路输出端输出上电信号，对应逻辑数字信号1。
实施例一的芯片上电复位电路，通过电流镜电路提供放电电流取代通过电阻提供放电电流，减少了电路所需电阻的阻值，在不影响上电工作电源VDD电压检测精度以及功耗的情况下，大幅减小了上电复位电路所需芯片面积。该小面积的芯片上电复位电路，特别适用用于闪存等存储芯片的上电检测。
实施例二
基于实施一的芯片上电复位电路，第一NMOS管M1、第二NMOS管M2采用耗尽型NMOS(Native NMOS)管。
实施例二的芯片上电复位电路，第一NMOS管M1、第二NMOS管M2采用耗尽型NMOS(Native NMOS)管，可以减小对电阻分压电路的影响。
实施例三
基于实施一的芯片上电复位电路，第一NMOS管M1的沟道宽长比(W/L)同第二NMOS管M2的沟道宽长比(W/L)的比值为N:1，第三PMOS管M3的沟道宽长比(W/L)同第四PMOS管M4的沟道宽长比(W/L)的比值为N:1，N大于或等于2。
较佳的，N为2、3或4。
实施三的芯片上电复位电路，可以确保第四PMOS管M4提供的电流足够小，减小上电复位电路的功耗。
实施例四
基于实施一的芯片上电复位电路，所述输出驱动电路包括施密特触发器及反相器；
所述施密特触发器的输入端接第四PMOS管M4漏端，输出端接所述反相器的输入端；
所述反相器的输出端作为输出驱动电路输出端。
施密特触发器(Schmitt trigger)是包含正反馈的比较器电路。对于标准施密特触发器，当输入电压高于正向阈值电压，输出为高；当输电压低于负向阈值电压，输出为低；当输入在正、负向阈值电压之间，输出不改变，也就是说输出由高电准位翻转为低电准位，或是由低电准位翻转为高电准位时所对应的阈值电压是不同的。只有当输入电压发生足够的变化时，输出才会变化，因此将这种元件命名为触发器。这种双阈值动作被称为迟滞现象，表明施密特触发器有记忆性。从本质上来说，施密特触发器是一种双稳态多谐振荡器。施密特触发器可作为波形整形电路，能将模拟信号波形整形为数字电路能够处理的方波波形，而且由于施密特触发器具有滞回特性，所以可用于抗干扰，其应用包括在开回路配置中用于抗扰，以及在闭回路正回授/负回授配置中用于实现多谐振荡器，施密特触发电路被广泛地应用在芯片的IO(输入输出)设计中，能滤除介于正向阈值电压和负向阈值电压之间的干扰信号。
实施四的芯片上电复位电路，输出驱动电路由施密特触发器以及反相器构成，施密特触发器确保复位信号不受电源杂讯的影响，再通过反相器驱动复位信号。当芯片上电时，通过电阻分压电路分压，第一电阻R1、第二电阻R2串接点V1(分压点)电压会随着工作电源VDD电压变大而等比值变化,此时因为采样迟滞电路，第一NMOS管M1的栅极电压变化大于第一电阻R1、第二电阻R2串接点V1(分压点)电压变化，此时因为第一电阻R1、第二电阻R2串接点V1(分压点)电压小于第五NMOS管M5的阈值电压且大于第三PMOS管M3、第四PMOS管M4的阈值电压，第五NMOS管M5不导通，第四PMOS管M4导通，输出驱动电路输入端的电压等于工作电源VDD电压并随之变大，当输出驱动电路输入端的电压V4大于施密特触发器的正向阈值电压时，输出驱动电路输出端RSTB输出一个复位信号，对应逻辑数字信号0；随着工作电源VDD电压继续变大，于第一电阻R1、第二电阻R2串接点V1(分压点)电压大于第一NMOS管M1的阈值电压，第一NMOS管M1导通，因为第四PMOS管M4提供的是通过电流镜电路产生的小电流，且通过第五NMOS管M5的电流很大，输出驱动电路输入端的电压通过第五NMOS管M5被放电到接近于0V，此时通过输出驱动电路输出端RSTB输出上电信号，对应逻辑数字信号1。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (5)

1.一种芯片上电复位电路，其特征在于，其包括第一电阻(R1)、第二电阻(R2)、第一NMOS管(M1)、第二NMOS管(M2)、第三PMOS管(M3)、第四PMOS管(M4)、第五NMOS管(M5)、第一电容(C1)及输出驱动电路；
第一电阻(R1)、第二电阻(R2)串接在第一NMOS管(M1)漏端同工作电源VDD之间；
第一NMOS管(M1)漏端、栅端及第二NMOS管(M2)栅端短接；
第二NMOS管(M2)漏端接第三PMOS管(M3)漏端；
第三PMOS管(M3)漏端、栅端及第四PMOS管(M4)栅端短接；
第四PMOS管(M4)漏端接第五NMOS管(M5)漏端；
第五NMOS管(M5)栅端接所述第一电阻(R1)、第二电阻(R2)的串接点及第一电容(C1)的一端；
第一NMOS管(M1)、第二NMOS管(M2)及第五NMOS管(M5)的源端及第一电容(C1)的另一端接地；
第三PMOS管(M3)及第四PMOS管(M4)的源端接工作电源VDD；
所述输出驱动电路接第四PMOS管(M4)漏端，当第四PMOS管(M4)漏端电压大于正向阈值电压，输出驱动电路输出端输出复位信号，对应逻辑数字信号0；当第四PMOS管(M4)漏端电压小于负向阈值电压，输出驱动电路输出端输出上电信号，对应逻辑数字信号1，正向阈值电压大于负向阈值电压。
2.根据权利要求1所述的芯片上电复位电路，其特征在于，
第一NMOS管(M1)、第二NMOS管(M2)采用耗尽型NMOS管。
3.根据权利要求1所述的芯片上电复位电路，其特征在于，
第一NMOS管(M1)的沟道宽长比同第二NMOS管(M2)的沟道宽长比的比值为N:1，第三PMOS管(M3)的沟道宽长比同第四PMOS管(M4)的沟道宽长比的比值为N:1，N大于或等于2。
4.根据权利要求1所述的芯片上电复位电路，其特征在于，
N为2、3或4。
5.根据权利要求1所述的芯片上电复位电路，其特征在于，
所述输出驱动电路包括施密特触发器及反相器；
所述施密特触发器的输入端接第四PMOS管(M4)漏端，输出端接所述反相器的输入端；
所述反相器的输出端作为输出驱动电路输出端。
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