CN110212902B - 一种上电复位电路 - Google Patents
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Abstract
本发明提供了一种上电复位电路，主体功能电路包括第一、第二比较器、SR锁存器、防抖动电路、第一反相器和延时电路；第一比较器的反相输入端采集电源电压，正相输入端接入第一参考电压，输出端与SR锁存器的一个输入端相连；第二比较器的反相输入端采集电源电源，正相输入端接入第二参考电压，输出端与SR锁存器的另一个输入端相连，第二参考电压小于第一参考电压；防抖动电路的信号输入端与SR锁存器的输出端相连，信号输出端与第一反相器的输入端相连；第一反相器的输出信号经过延时电路后输入与门的第一输入端，输出端输出复位信号。本发明上电复位电路能够快速准确的让电路进入复位状态。
Description
技术领域
本发明涉及电子电路领域，特别涉及一种上电复位电路，。
背景技术
上电复位电路(POR)是指在系统电源上电或掉电重启过程中，因为未达到系统正常工作电压，系统中的数字逻辑部分可能会出现错误的状态，为了保证系统可以正常的启动以及启动后能够正常工作，需要一个模块不断的对系统的电源电压进行检测并输出复位信号。对这个复位信号而言，当电源电压低于系统能够正常工作的范围内时，复位信号使得系统中的数字逻辑单元均处于初始状态；当电源电压在系统能够正常工作的范围内时，复位信号便失效。为了保证集成系统的正常工作，上电复位电路应用到寄存器、锁存器等诸多模块当中。如今，随着科技的不断进步和发展，IC产品集成度越来越高，功能越来越复杂，制作工艺越来越完善，对电子产品的性能要求也随之越来越高了。因此上电复位电路也朝着高精度、高可靠性和高稳定性的方向发展。由于上电复位电路的可靠性关系到了系统的正常工作，所以研究高精度、高可靠性和高稳定性的上电复位电路是当前集成电路和微系统等领域所需要的。
如图1所示，传统的上电复位电路中，在电源电压上升到一定值后，打开PMOS对电容进行充电，充电速度取决于PMOS导通阻抗和电容容值的大小。当电容电压被充到一定值，并且这个值足以使得反相器输出从1变为0，此时输出端输出逻辑信号1，告知后面的模块上电复位的过程结束，可以正常工作。再此之后电容上的电压会一直被充电充到电源电压的值，因此在正常工作的情况下输出端口一直保持逻辑信号1。
这样的结构存在的问题有三点：
第一、电容充放电时间常数是一定的，因此在上电复位过程结束后，如果电源电压因为某种原因降低，电容通过PMOS放电到电源之后当电容上的电压低于反相器的阈值电压之后，输出端口输出低电平。但是由于PMOS的导通阻抗一定，因此放电过程是一个相对缓慢的过程。所以传统的上电复位电路不能快速的将后级电路复位。
第二、由于传统的上电复位电路的上升和下降均为一个缓慢的过程，所以图中左边的反相器，在这个过程中存在NMOS、PMOS较长时间对通的问题，存在较大的功耗甚至芯片烧毁的风险。
第三、传统上电复位电路无法做到精准地设定电源电压是多少时复位，多少时不复位。
发明内容
本发明提供了一种上电复位电路，具有上电复位精度更高的特点。
根据本发明提供的一种上电复位电路，包括主体功能电路和辅助功能电路；所述主体功能电路包括预降压电路、带隙基准源、低压差线性稳压器、参考电压电路和基准电流电路；其特征在于，
所述主体功能电路包括第一比较器、第二比较器、SR锁存器、防抖动电路、第一反相器和延时电路；
所述第一比较器的反相输入端采集电源电压，正相输入端接入第一参考电压VREF_H，输出端与所述SR锁存器的一个输入端相连；所述第二比较器的反相输入端采集电源电源，正相输入端接入第二参考电压VREF_L，输出端与所述SR锁存器的另一个输入端相连，所述第二参考电压VREF_L小于所述第一参考电压VREF_H；所述防抖动电路的信号输入端与所述SR锁存器的输出端相连，信号输出端与所述第一反相器的输入端相连；所述第一反相器的输出信号经过延时电路后输入与门的第一输入端，所述与门的第二输入端接入手动复位信号，输出端输出复位信号；
所述主体功能电路还包括振荡器和分频器；所述振荡器接收预降压电路对电源电压降压后的电压信号，产生时钟信号并发送给分频器；所述分频器对接收的时钟信号分频后输出第一频率信号给防抖动电路，输出第二频率信号给延时电路；所述第一频率信号频率高于第二频率信号，并低于振荡器频率。
还包括低到高电平转换电路，输入与门的输出信号后，输出复位信号。
所述带隙基准源还包括启动及检测电路，输出带隙基准逻辑信号BG_OK，指示带隙基准源是否正常工作，输出端连接到所述与门的第三输入端。
所述低压差线性稳压器还包括输出检测电路，输出稳压器逻辑信号LDO_OK，指示低压差线性稳压器是否正常工作，连接到所述与门的第四输入端。
所述启动及检测电路包括第一PMOS管M1、第二PMOS管M2、第三NMOS管M3、第四NMOS管M4、第一施密特触发器SMT1和第二反相器INV2；
所述第一PMOS管M1的源极连接至电源，栅极与漏极短接并连接至第二PMOS管M2的源极；所述第二PMOS管M2的栅极与漏极短接并连接至第三NMOS管M3的漏极和第四NMOS管M4的栅极；所述第三NMOS管M3的栅极连接至带隙基准源的基准电压输出端，源极接地；所述第四NMOS管的源极接地，漏极连接至带隙基准源的共源共栅电流镜及其偏置电路的输入端；所述第一施密特触发器SMT1的输入端连接至漏极连接至带隙基准源的共源共栅电流镜及其偏置电路的输入端，输出端连接至第二反相器INV2的输入端；所述第二反相器INV2的输出端输出带隙基准逻辑信号BG_OK。
所述输出检测电路包括第十PMOS管M10、第十一PMOS管M11、第九PMOS管M9、第五电阻R5、第六电阻R6、第一非极性电容C1以及依次串联的第二施密特触发器SMT2、第三反相器INV3、第七电阻R7、第四反相器INV4和第五反相器INV5；
所述第十PMOS管M10的源极接低压差线性稳压器的电压输出端LDO_OUT，栅极与漏极短接且分别与第九PMOS管的M9和第十一PMOS管的M11的栅极相连；所述第九PMOS管的M9的栅极与漏极短接且通过第五电阻R5接地；所述第十一PMOS管的M11的源极接低压差线性稳压器1023的电压输出端LDO_OUT，漏极一方面通过第六电阻R6接地，另一方面接第二施密特触发器SMT2的输入端；所述第五反相器INV5输出稳压器逻辑信号LDO_OK。
所述防抖动电路1017包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5和第六反相器INV6；
所述第一D触发器DFF1的D信号输入端与反相信号输出端短接，时钟信号输入端连接至防抖动电路的时钟信号输入端，复位信号输入端连接至防抖动电路的信号输入端，正相信号输出端连接至第二D触发器DFF2的时钟信号输入端；所述第二D触发器DFF2的D信号输入端与反相信号输出端短接，复位信号输入端连接至防抖动电路的信号输入端，正相信号输出端分别连接至第三D触发器DFF3的时钟信号输入端和第四D触发器DFF4的时钟信号输入端；所述第三D触发器DFF3的D信号输入端连接至电源，复位信号输入端连接至防抖动电路的信号输入端，正相信号输出端连接至第四D触发器DFF4的D信号输入端，反相信号输出端浮空；所述第四D触发器DFF4的复位信号输入端连接至防抖动电路的信号输入端，正相信号输出端连接至第五D触发器DFF5的复位信号输入端，反相信号输出端浮空；所述第五触发器DFF5的D信号输入端连接至防抖动电路的信号输入端，复位信号输入端连接至防抖动电路的时钟信号输入端，正相信号输出端连接至第六反相器的输入端，反相信号输出端浮空；所述第六反相器的输出端连接至防抖动电路的输出端。
所述延时电路，包括依次相连的第一延时单元、第二延时单元、第三延时单元、第四延时单元、第五延时单元、第六延时单元、第七延时单元、第八延时单元和第九延时单元；
每个延时单元均包括第一与门AND1、第六D触发器DFF6、第九反相器INV9、第一与非门NAND1和第一传输门TG1；所述第六D触发器的时钟信号输入端连接至延时电路的时钟信号输入端，复位信号输入端连接至延时电路的控制信号输入端，正相信号输出端连接至第一与非门NAND1的第一输入端，反相信号输入端浮空；所述第一与门AND1均包括三个输入端，输出端分别与第一与非门NAND1的第二输入端、第九反相器的输入端和第一传输门TG1的N控制端；所述第一传输门TG1的P控制端连接至第九反相器INV9的输出端，输入端连接至第一与非门NAND1的输出端，输出端连接至延时电路的输出端；
其中，第一延时单元的第六D触发器的D信号输入端连接至高电位，从第二延时单元开始，每个第六D触发器的D信号输入端连接到各自上一级延时单元的第六D触发器的的正相输出端；每个第一与门三个输入端分别与3个延时时长选择信号一一对应，选择输入后分别是否经过反相器后再输入到第一与门，从第一延时单元到第九延时单元，每个延时单元里面的返乡去组合一一对应为000、001、010、010、011、100、101、110和111，其中1代表没有反相器，0代表有反相器。
与现有技术相比，本发明上电复位电路能够快速准确的让电路进入复位状态，并根据输入的延时时长选择信号来确定在电路进入复位状态之后经过多长时间电路恢复正常工作状态。
附图说明
图1为现有技术其中一实施例的上电复位电路结构示意图。
图2为本发明其中一实施例的上电复位电路结构示意图。
图3为本发明其中一实施例的低都高电平转换输入输出波形示意图。
图4为本发明其中一实施例的带隙基准源电路结构示意图。
图5为本发明其中一实施例的低压差线性稳压器电路结构示意图。
图6为本发明其中一实施例的防抖动电路结构示意图。
图7为本发明其中一实施例的延时电路结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本说明书(包括摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或者具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
如图2所示，根据本发明提供的一种上电复位电路，包括主体功能电路101和辅助功能电路102；所述主体功能电路101包括预降压电路1021、带隙基准源1022、低压差线性稳压器1023、参考电压电路1024和基准电流电路1025；
所述主体功能电路101包括第一比较器1011、第二比较器1012、SR锁存器、防抖动电路1017、第一反相器10112和延时电路1018；
所述第一比较器1011的反相输入端采集电源电压，正相输入端接入第一参考电压VREF_H，输出端与所述SR锁存器(如图2所示，包括第一与非门1013和第二与非门1014)的一个输入端相连；所述第二比较器1012的反相输入端采集电源电源，正相输入端接入第二参考电压VREF_L，输出端与所述SR锁存器的另一个输入端相连，所述第二参考电压VREF_L小于所述第一参考电压VREF_H；所述防抖动电路1017的信号输入端与所述SR锁存器的输出端相连，信号输出端与所述第一反相器10112的输入端相连；所述第一反相器10112的输出信号经过延时电路1018后输入与门10110的第一输入端，所述与门的第二输入端接入手动复位信号，输出端输出复位信号；
所述主体功能电路101还包括振荡器1015和分频器1016；所述振荡器1015接收预降压电路1021对电源电压降压后的电压信号，产生时钟信号并发送给分频器1016；所述分频器1016对接收的时钟信号分频后输出第一频率信号给防抖动电路1017，输出第二频率信号给延时电路1018；所述第一频率信号频率高于第二频率信号，并低于振荡器频率。
在本发明方案中，如图2所示，预降压电路输入端接收电源电压，输出端给带隙基准源供电和低压差线性稳压器(LDO)除了调整管以外的内部模块供电；带隙基准源接收预降压电路输出的电压，处理后输出电压信号分别给低压差线性稳压器、参考电压电路和基准电流电路。低压差线性稳压器一方面接收电源电压给调整管供电，另一方面接收预降压电路输出电压给调整管以外的内部模块供电。参考电压电路，具有输入端、第一输出端与第二输出端，输入端接收带隙基准源输出的电压信号，经运算放大器钳位与电阻分压后，提供给第一输出端输出电压较高的基准电压信号，第二输出端输出电压较低的基准电压信号。基准电流电路，具有输入端、第一输出端、第二输出端与第三输出端，输入端接收带隙基准电路第一输出端的电压信号，经过一系列转换和电流镜复制之后提供给第一输出端、第二输出端与第三输出端稳定的基准电流信号，分别给第一比较器、第二比较器和电压基准电路中的运算放大器提供偏置电流。
作为本发明的一种实施方式，如图1所示，延时电路，具有控制信号输入端、时钟信号输入端、第一延时时长选择输入端、第二延时时长选择输入端、第三延时时长选择输入端和输出端，信号输入端接收防抖动电路输出的信号，时钟输入端接收分频器第二输出端输出的频率较低的时钟信号，第一延时时长选择输入端、第二延时时长选择输入端和第三延时时长选择输入端分别由接收芯片外部输入的延时时长选择信号来确定延时时间的长度，信号输入端接收的信号经过一定延时在输出端输出信号。
基于上述技术方案，如图2所示，当电源电压降低到经电阻分压后低于VREF_L时，第二比较器1012输出低电平，第一比较器1011输出高电平，与非门1014输出高电平通过防抖动电路后，在第一反相器10112出输出低电平，直接将延时电路中的D触发器全部复位，因此经过与门10110后在复位信号输出端输出低电平，将需要复位的芯片复位。因此相比于传统的上电复位电路，本发明方案在电路检测到电源电压经电阻分压后低于VREF_L到复位信号输出端输出低电平这个过程的主要延时是防抖动电路的延时，相比于传统的上电复位电路这个延时是可控的，提高防抖电路的输入时钟频率即可减小该延时，从而实现快速复位的功能。
由于是比较器在检测电源电压，比较器的低频增益非常高，因此可以认为在上电和掉电的过程中，比较器输出非0即1，因此不会存在第一反相器PMOS、NMOS对通时的较大功耗。同时由于只有当电源电压逐渐升高并且经电阻分压后高于VREF_H时，与非门1014的输出才会从1变成0，只有当源电压逐渐降低并且经电阻分压后低于VREF_L时，与非门1014的输出才会从0变成1，当电源电压经电阻分压后的值位于VREF_L和VREF_H之间时，与非门1014的输出不会发生变化。相比于传统的上电复位电路本发明方案具有较高的检测精度。
作为本发明的一种实施方案，还包括低到高电平转换电路10111，输入与门10110的输出信号后，输出复位信号。与非门1014输出高电平通过防抖动电路后，在第一反相器10112出输出低电平，直接将延时电路中的D触发器全部复位，因此经过与门10110和低到高电平转换10111后在复位信号输出端输出低电平，将需要复位的芯片复位。
如图3所示，作为本发明的一种实施方案，由于本上电复位电路的内部模块有低压差线性稳压器1023供电(这个电压是小于电源电压的)，后级数字芯片是电源电压供电的，因此上电复位电路内部逻辑门的高电平时低压差线性稳压器1023的输出电压，而后级数字芯片中的逻辑门的高电平时是电源电压，所以在上电复位在没有低到高电平转换时，输出的高电平电压的绝对值低于后级数字芯片高电平电压的绝对值，可能存在反相器或施密特触发器NMOS、PMOS对通的情况，为了避免这种情况的出现，所以在输出端插入一个低到高电平转换电路。
作为本发明的一种实施方案，所述带隙基准源1022还包括启动及检测电路204，输出带隙基准逻辑信号BG_OK，指示带隙基准源1022是否正常工作，输出端连接到所述与门的第三输入端。当上电过程中，电源电压能够使得数字单元能够正常输出高低电平时，带隙基准源1022可能是没有正常启动，此时带隙基准基准源1022的输出BG_OK信号输出为低，所以与门1019输出低电平，输出复位信号为低电平，达到复位效果。
作为本发明的一种实施方案，所述低压差线性稳压器1023还包括输出检测电路303，输出稳压器逻辑信号LDO_OK，指示低压差线性稳压器1023是否正常工作，连接到所述与门的第四输入端。
当带隙基准源1022可以正常工作时，如果低压差线性稳压器1023第一输出端的输出电压较低，不能使得第一比较器1011和第二比较器1012正常工作时，低压差线性稳压器1023输出信号LDO_OK逻辑低电平，所以与门1019输出低电平，输出复位信号仍然为低电平；当BG_OK和LDO_OK信号均为高时，如果接在第一比较器1011的反相输入端和第二比较器1012的正相输入端的电源电压采集信号低于参考电压电路第一输出端输出的电压信号VREF_H时，由与非门1013和与非门1014构成的SR锁存器仍然输出高电平，输出复位信号仍然为低电平；当BG_OK和LDO_OK信号均为高时，如果接在第一比较器1011的反相输入端和第二比较器1012的正相输入端的电源电压采集信号高于参考电压电路第一输出端输出的电压信号VREF_H时，由与非门1013和与非门1014构成的SR锁存器输出低电平，经过防抖电路1017、第一反相器10112、延时电路1018、与门10110和低到高电平转换电路10111之后，输出复位信号为电平，至此复位信号失效。
在工作状态中，如果电源电压降低，使得接在第一比较器1011的反相输入端和第二比较器1012的正相输入端的电源电压采集信号低于参考电压电路第二输出端输出的电压信号VREF_L时，由与非门1013和与非门1014构成的SR锁存器输出高电平，经过数字低通滤波1017器的短暂延时之后，第一反相器10112输出低电平，该低电平信号直接通过延时电路1018、与门10110和低到高电平转换电路10111使得输出复位信号为低电平，即复位信号再次生效。恢复过程与上电过程相似。另外如果手动复位信号如果为逻辑低电平，与门10110将直接输出低电平，无论电源电压怎么变化该输出复位信号都将是低电平。
如图4所示，根据本发明一个实施例中的的带隙基准电路1022的原理示意图，本带隙基准电路包括共源共栅电流镜及其偏置电路201、PTAT电流产生电路202、带隙基准电压产生电路203和启动及检测电路204。
共源共栅电流镜及其偏置电路201主要用于和PTAT电流产生电路202中的运算放大器等构成负反馈环路并且等比例复制PTAT电流至带隙基准电压产生电路203用于温度系数的加权抵消，采用共源共栅的电流镜结构能够提高输出阻抗，增大复制的精度。
PTAT电流产生电路202根据两个集电极电流不同的双极结型晶体管(BJT)的电压VBE的差值呈正温度系数这一原理来产生具有正温度系数的PTAT电流，通过共源共栅电流镜传给带隙基准电压产生电路。
带隙基准电压产生电路203接收经过共源共栅电流镜及其偏置电路201复制的由PTAT电流产生电路202产生的PTAT电流，将这个电流的温度系数和具有负温度系数的电压VBE的温度系数加权抵消，最终得到零温度系数的电压VREF。
如图4所示，作为本发明的一种实施方案，所述启动及检测电路204包括第一PMOS管M1、第二PMOS管M2、第三NMOS管M3、第四NMOS管M4、第一施密特触发器SMT1和第二反相器INV2；
所述第一PMOS管M1的源极连接至电源，栅极与漏极短接并连接至第二PMOS管M2的源极；所述第二PMOS管M2的栅极与漏极短接并连接至第三NMOS管M3的漏极和第四NMOS管M4的栅极；所述第三NMOS管M3的栅极连接至带隙基准源1022的基准电压输出端，源极接地；所述第四NMOS管的源极接地，漏极连接至带隙基准源1022的共源共栅电流镜及其偏置电路201的输入端；所述第一施密特触发器SMT1的输入端连接至漏极连接至带隙基准源1022的共源共栅电流镜及其偏置电路201的输入端，输出端连接至第二反相器INV2的输入端；所述第二反相器INV2的输出端输出带隙基准逻辑信号BG_OK。
当该带隙基准源1022没有正常工作时，共源共栅电流镜及其偏置电路201的输入端的电压较高，带隙基准电压产生电路203的第一输出端输出的电压VREF是较低的。所以此时第三NMOS管M3处于亚阈值区，可以认为是截止的，所以第三NMOS管M3的漏极电位较高，导致第第四NMOS管M4导通，至此就拉低了共源共栅电流镜及其偏置电路201的输入端的电位，带隙基准电压产生电路203的第一输出端输出的电压VREF升高。整个电路开始逐渐进入正常工作状态。
如图5所示，低压差线性稳压器1023包括主体结构301、调整管驱动电路302和输出检测电路303。
主体结构301包括第一误差放大器EA1，具有正相输入端、反相输入端和输出端，其反相输入端耦合接至低压差线性稳压器1023的参考电压输入端。当电源电压经过第三电阻R3与第四电阻R4分压后送至第一比较器COMP1反相输入端的电压高于低压差线性稳压器1023参考电压输入端电压时，第三比较器COMP3的输出端输出低电位，第十二NMOS管M12关闭，低压差线性稳压器1023处于正常工作状态。此时从第一误差放大器EA1的输出端到第八PMOS管M8的栅极到第八PMOS管M8的漏极再到第一误差放大器EA1的正相输入端形成了一条负反馈环路，这个负反馈环路根据低压差线性稳压器1023的参考电压输入端的输入电压高低来稳定低压差线性稳压器1023的电压输出端的输出电压。当电源电压经过第三电阻R3与第四电阻R4分压后送至第三比较器COMP3反相输入端的电压低于低压差线性稳压器1023参考电压输入端电压时，第一比较器COMP1的输出端输出高电位，第十二NMOS管M12导通，并处于线性区，导致第八PMOS管M8的栅极电位略大于地端电压，因此第八PMOS管M8处于线性区，此时可以近似的认为低压差线性稳压器1023的电压输出端的输出电压就是其电源输入端的电压。
调整管驱动电路302实质上就是两个级联的源极跟随器和相应的直流偏置电路，其主要左右主要由两点，第一、将第一误差放大器EA1输出信号的直流电位调整到一个能够是作为调整管的第八PMOS管M8处于正常工作的范围；第二、增大第一误差放大器EA1输出信号的驱动能力，来驱动面积较大的第八PMOS管M8。
如图5所述，作为本发明的其中一种实施方案，所述输出检测电路303包括第十PMOS管M10、第十一PMOS管M11、第九PMOS管M9、第五电阻R5、第六电阻R6、第一非极性电容C1以及依次串联的第二施密特触发器SMT2、第三反相器INV3、第七电阻R7、第四反相器INV4和第五反相器INV5；
所述第十PMOS管M10的源极接低压差线性稳压器1023的电压输出端LDO_OUT，栅极与漏极短接且分别与第九PMOS管的M9和第十一PMOS管的M11的栅极相连；所述第九PMOS管的M9的栅极与漏极短接且通过第五电阻R5接地；所述第十一PMOS管的M11的源极接低压差线性稳压器1023的电压输出端LDO_OUT，漏极一方面通过第六电阻R6接地，另一方面接第二施密特触发器SMT2的输入端；所述第五反相器INV5输出稳压器逻辑信号LDO_OK。
输出检测电路303中通过第十PMOS管M10和第十一PMOS管M11的两路电流的和其支路上器件的VGS以及电阻阻值的之间有如下关系：
VOUT＝VGS9+VGS10+ID10R5
VSENSE＝ID11R6
其中，ID10为漏极电流，μP为PMOS的沟道迁移率，COX为单位面积栅氧化层的电容，W/L为MOS管的沟道宽长比，VTH为MOS管的预置电压，VGS为MOS管的栅源电压，VOUT为IDO的输出电压，VSENSE为第十一PMOS管M11的漏极电压，R为电阻。在本实施例中，第十PMOS管M10和第十一PMOS管M11为同种型号的PMOS管。
根据上面公式可以看出电流ID10随着低压差线性稳压器1023的电压输出端的输出电压VOUT的升高而增大。当低压差线性稳压器1023的电压输出端的输出电压VOUT较低时，电流ID10较低，对应的电流ID11也较低，导致电压VSENSE也较低，此时第二施密特触发器SMT2输出高电平，检测信号LDO_OK输出端输出低电平。随着VOUT的升高，ID10和ID11增大，VSENSE也增大，当VSENSE大于第二施密特触发器SMT2的翻转阈值电压时，第二施密特触发器SMT2输出低电平，检测信号LDO_OK输出端输出高电平。以此告诉系统低压差线性稳压器1023的电压输出端的输出电压VOUT的电压值符合系统要求。
如图6所示，作为本发明的一种实施方式，所述防抖动电路1017包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5和第六反相器INV6；
所述第一D触发器DFF1的D信号输入端与反相信号输出端短接，时钟信号输入端连接至防抖动电路1017的时钟信号输入端，复位信号输入端连接至防抖动电路1017的信号输入端，正相信号输出端连接至第二D触发器DFF2的时钟信号输入端；所述第二D触发器DFF2的D信号输入端与反相信号输出端短接，复位信号输入端连接至防抖动电路1017的信号输入端，正相信号输出端分别连接至第三D触发器DFF3的时钟信号输入端和第四D触发器DFF4的时钟信号输入端；所述第三D触发器DFF3的D信号输入端连接至电源，复位信号输入端连接至防抖动电路1017的信号输入端，正相信号输出端连接至第四D触发器DFF4的D信号输入端，反相信号输出端浮空；所述第四D触发器DFF4的复位信号输入端连接至防抖动电路1017的信号输入端，正相信号输出端连接至第五D触发器DFF5的复位信号输入端，反相信号输出端浮空；所述第五触发器DFF5的D信号输入端连接至防抖动电路1017的信号输入端，复位信号输入端连接至防抖动电路1017的时钟信号输入端，正相信号输出端连接至第六反相器的输入端，反相信号输出端浮空；所述第六反相器的输出端连接至防抖动电路1017的输出端。
当防抖动电路1017的信号输入端输入低电平时，第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3和第四D触发器DFF4均处于复位状态，均输出低电平，导致第五D触发器DFF5也处于复位状态，因此防抖动电路1017的输出端输出低电平。当防抖动电路1017的信号输入端输入信号由低电平翻转为高电平时，第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4复位状态被放开，开始正常工作，其中第一D触发器DFF1和第二D触发器DFF2共同构成了一个四分频的分频器，将防抖动电路1017的时钟输入端的输入时钟信号周期扩大四倍后到给第三D触发器DFF3和第四D触发器DFF4的时钟输入端作为其输入时钟信号，在该周期扩大四倍的时钟信号经过两个上升沿后，第四D触发器DFF4的正相输出端输出高电平，第五D触发器DFF5的复位状态被放开，在防抖动电路1017的时钟输入端输入时钟的下一个上升沿时，防抖动电路1017的输出端输出高电平。在上述高到低翻转过程中，一旦防抖动电路1017的信号输入端输入低电平，第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4以及第五D触发器DFF5将再次被复位，防抖动电路1017的输出端输出低电平。因此当防抖动电路1017信号输入端输入一个宽度较窄脉冲是不会对输出信号产生任何影响的，只有当脉冲宽度足以使得上述高到低翻转过程完成时该输入信号才会对输出信号产生影响，换言之，周期较短即频率较高的数字信号是无法通过该滤波器的，只有频率较低的数字信号才能通过该滤波器，以此达到了低通滤波的效果。
如图7所述，作为本发明的一种实施方式，延时电路1018，包括依次相连的第一延时单元501、第二延时单元502、第三延时单元503、第四延时单元504、第五延时单元505、第六延时单元506、第七延时单元507、第八延时单元508和第九延时单元509；
每个延时单元均包括第一与门AND1、第六D触发器DFF6、第九反相器INV9、第一与非门NAND1和第一传输门TG1；所述第六D触发器的时钟信号输入端连接至延时电路1018的时钟信号输入端，复位信号输入端连接至延时电路1018的控制信号输入端，正相信号输出端连接至第一与非门NAND1的第一输入端，反相信号输入端浮空；所述第一与门AND1均包括三个输入端，输出端分别与第一与非门NAND1的第二输入端、第九反相器的输入端和第一传输门TG1的N控制端；所述第一传输门TG1的P控制端连接至第九反相器INV9的输出端，输入端连接至第一与非门NAND1的输出端，输出端连接至延时电路1018的输出端；
其中，第一延时单元501的第六D触发器的D信号输入端连接至高电位，从第二延时单元502开始，每个第六D触发器的D信号输入端连接到各自上一级延时单元的第六D触发器的的正相输出端；每个第一与门三个输入端分别与3个延时时长选择信号一一对应，选择输入后分别是否经过反相器后再输入到第一与门，从第一延时单元501到第九延时单元509，每个延时单元里面的返乡去组合一一对应为000、001、010、010、011、100、101、110和111，其中1代表没有反相器，0代表有反相器。
当延时时长选择信号为000时，第一延时单元501中的传输门打开，其他延时单元的传输门均关闭，因此输入到延时电路1018控制信号输入端的高电平值经过一个单位的延时就传输到输出端，依次类推，从而达到延时时长可选择的目的。
Claims (5)
1.一种上电复位电路，包括主体功能电路(101)和辅助功能电路(102)；所述主体功能电路(101)包括预降压电路(1021)、带隙基准源(1022)、低压差线性稳压器(1023)、参考电压电路(1024)和基准电流电路(1025)；其特征在于，
所述主体功能电路(101)包括第一比较器(1011)、第二比较器(1012)、SR锁存器、防抖动电路(1017)、第一反相器(10112)和延时电路(1018)；
所述第一比较器(1011)的反相输入端采集电源电压，正相输入端接入第一参考电压VREF_H，输出端与所述SR锁存器的一个输入端相连；所述第二比较器(1012)的反相输入端采集电源电源，正相输入端接入第二参考电压VREF_L，输出端与所述SR锁存器的另一个输入端相连，所述第二参考电压VREF_L小于所述第一参考电压VREF_H；所述防抖动电路(1017)的信号输入端与所述SR锁存器的输出端相连，信号输出端与所述第一反相器(10112)的输入端相连；所述第一反相器(10112)的输出信号经过延时电路(1018)后输入与门(10110)的第一输入端，所述与门的第二输入端接入手动复位信号，输出端输出复位信号；
所述主体功能电路(101)还包括振荡器(1015)和分频器(1016)；所述振荡器(1015)接收预降压电路(1021)对电源电压降压后的电压信号，产生时钟信号并发送给分频器(1016)；所述分频器(1016)对接收的时钟信号分频后输出第一频率信号给防抖动电路(1017)，输出第二频率信号给延时电路(1018)；所述第一频率信号频率高于第二频率信号，并低于振荡器频率；
还包括低到高电平转换电路(10111)，输入与门(10110)的输出信号后，输出复位信号；
所述延时电路(1018)，包括依次相连的第一延时单元(501)、第二延时单元(502)、第三延时单元(503)、第四延时单元(504)、第五延时单元(505)、第六延时单元(506)、第七延时单元(507)、第八延时单元(508)和第九延时单元(509)；
每个延时单元均包括第一与门AND1、第六D触发器DFF6、第九反相器INV9、第一与非门NAND1和第一传输门TG1；所述第六D触发器的时钟信号输入端连接至延时电路(1018)的时钟信号输入端，复位信号输入端连接至延时电路(1018)的控制信号输入端，正相信号输出端连接至第一与非门NAND1的第一输入端，反相信号输入端浮空；所述第一与门AND1均包括三个输入端，输出端分别与第一与非门NAND1的第二输入端、第九反相器的输入端和第一传输门TG1的N控制端；所述第一传输门TG1的P控制端连接至第九反相器INV9的输出端，输入端连接至第一与非门NAND1的输出端，输出端连接至延时电路(1018)的输出端；
其中，第一延时单元(501)的第六D触发器的D信号输入端连接至高电位，从第二延时单元(502)开始，每个第六D触发器的D信号输入端连接到各自上一级延时单元的第六D触发器的正相输出端；每个第一与门三个输入端分别与3个延时时长选择信号一一对应，选择输入后分别是否经过反相器后再输入到第一与门，从第一延时单元(501)到第九延时单元(509)，每个延时单元里面的反相器组合一一对应为000、001、010、010、011、100、101、110和111，其中1代表没有反相器，0代表有反相器；
所述带隙基准源(1022)还包括启动及检测电路(204)，输出带隙基准逻辑信号BG_OK，指示带隙基准源(1022)是否正常工作，输出端连接到所述与门的第三输入端。
2.根据权利要求1所述的上电复位电路，其特征在于，所述低压差线性稳压器(1023)还包括输出检测电路(303)，输出稳压器逻辑信号LDO_OK，指示低压差线性稳压器(1023)是否正常工作，连接到所述与门的第四输入端。
3.根据权利要求1所述的上电复位电路，其特征在于，所述启动及检测电路(204)包括第一PMOS管M1、第二PMOS管M2、第三NMOS管M3、第四NMOS管M4、第一施密特触发器SMT1和第二反相器INV2；
所述第一PMOS管M1的源极连接至电源，栅极与漏极短接并连接至第二PMOS管M2的源极；所述第二PMOS管M2的栅极与漏极短接并连接至第三NMOS管M3的漏极和第四NMOS管M4的栅极；所述第三NMOS管M3的栅极连接至带隙基准源(1022)的基准电压输出端，源极接地；所述第四NMOS管的源极接地，漏极连接至带隙基准源(1022)的共源共栅电流镜及其偏置电路(201)的输入端；所述第一施密特触发器SMT1的输入端连接至漏极连接至带隙基准源(1022)的共源共栅电流镜及其偏置电路(201)的输入端，输出端连接至第二反相器INV2的输入端；所述第二反相器INV2的输出端输出带隙基准逻辑信号BG_OK。
4.根据权利要求2所述的上电复位电路，其特征在于，所述输出检测电路(303)包括第十PMOS管M10、第十一PMOS管M11、第九PMOS管M9、第五电阻R5、第六电阻R6、第一非极性电容C1以及依次串联的第二施密特触发器SMT2、第三反相器INV3、第七电阻R7、第四反相器INV4和第五反相器INV5；
所述第十PMOS管M10的源极接低压差线性稳压器(1023)的电压输出端LDO_OUT，栅极与漏极短接且分别与第九PMOS管的M9和第十一PMOS管的M11的栅极相连；所述第九PMOS管的M9的栅极与漏极短接且通过第五电阻R5接地；所述第十一PMOS管的M11的源极接低压差线性稳压器(1023)的电压输出端LDO_OUT，漏极一方面通过第六电阻R6接地，另一方面接第二施密特触发器SMT2的输入端；所述第五反相器INV5输出稳压器逻辑信号LDO_OK。
5.根据权利要求1所述的上电复位电路，其特征在于，所述防抖动电路(1017)包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5和第六反相器INV6；
所述第一D触发器DFF1的D信号输入端与反相信号输出端短接，时钟信号输入端连接至防抖动电路(1017)的时钟信号输入端，复位信号输入端连接至防抖动电路(1017)的信号输入端，正相信号输出端连接至第二D触发器DFF2的时钟信号输入端；所述第二D触发器DFF2的D信号输入端与反相信号输出端短接，复位信号输入端连接至防抖动电路(1017)的信号输入端，正相信号输出端分别连接至第三D触发器DFF3的时钟信号输入端和第四D触发器DFF4的时钟信号输入端；所述第三D触发器DFF3的D信号输入端连接至电源，复位信号输入端连接至防抖动电路(1017)的信号输入端，正相信号输出端连接至第四D触发器DFF4的D信号输入端，反相信号输出端浮空；所述第四D触发器DFF4的复位信号输入端连接至防抖动电路(1017)的信号输入端，正相信号输出端连接至第五D触发器DFF5的复位信号输入端，反相信号输出端浮空；所述第五D触发器DFF5的信号输入端连接至防抖动电路(1017)的信号输入端，复位信号输入端连接至防抖动电路(1017)的时钟信号输入端，正相信号输出端连接至第六反相器的输入端，反相信号输出端浮空；所述第六反相器的输出端连接至防抖动电路(1017)的输出端。
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