JPH09199992A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH09199992A JPH09199992A JP8007941A JP794196A JPH09199992A JP H09199992 A JPH09199992 A JP H09199992A JP 8007941 A JP8007941 A JP 8007941A JP 794196 A JP794196 A JP 794196A JP H09199992 A JPH09199992 A JP H09199992A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- source
- power supply
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Abstract
(57)【要約】
【課題】 信号遅延を任意に変化させることを目的とす
る可変遅延回路において、ＣＭＯＳ回路に印加する電圧
制御回路が素子のプロセス依存性を有するため、高精度
の分解能を得ることが難しい。 【解決手段】 信号を伝搬するＣＭＯＳ回路（ＭＯＳト
ランジスタ１〜４）と、電源ＶＤＤとの間に可変電圧制
御回路ＶＣＣを設け、この可変電圧制御回路における接
点Ａの電圧制御により信号伝搬遅延時間を制御する。可
変電圧制御回路はＭＯＳトランジスタ５，６とＮＰＮト
ランジスタ７とで構成されてプロセス依存性が解消され
るため、低消費電力でかつ高分解能が可能となる。
る可変遅延回路において、ＣＭＯＳ回路に印加する電圧
制御回路が素子のプロセス依存性を有するため、高精度
の分解能を得ることが難しい。 【解決手段】 信号を伝搬するＣＭＯＳ回路（ＭＯＳト
ランジスタ１〜４）と、電源ＶＤＤとの間に可変電圧制
御回路ＶＣＣを設け、この可変電圧制御回路における接
点Ａの電圧制御により信号伝搬遅延時間を制御する。可
変電圧制御回路はＭＯＳトランジスタ５，６とＮＰＮト
ランジスタ７とで構成されてプロセス依存性が解消され
るため、低消費電力でかつ高分解能が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は遅延時間を容易に制
御可能な可変遅延回路に関する。
御可能な可変遅延回路に関する。
【０００２】
【従来の技術】一般に、集積回路を含む電子装置や機械
装置を制御するために電気的制御信号が用いられるが、
この種の電気的制御信号には時間軸変動要素、いわゆる
ジッタが存在するために、前記装置を高制度に制御する
ためには前記ジッタを除去するための時間軸補正を行う
必要があり、そのために可変遅延回路が用いられる。特
に、近年の集積回路に対しては、可変遅延回路は極めて
微小な遅延制御量、すなわち高分解能が要求されてい
る。また、近年の集積回路では低消費電力化の要求が高
められているため、これに伴って可変遅延回路にも低消
費電力化が可能なＣＭＯＳ回路が主流とされている。
装置を制御するために電気的制御信号が用いられるが、
この種の電気的制御信号には時間軸変動要素、いわゆる
ジッタが存在するために、前記装置を高制度に制御する
ためには前記ジッタを除去するための時間軸補正を行う
必要があり、そのために可変遅延回路が用いられる。特
に、近年の集積回路に対しては、可変遅延回路は極めて
微小な遅延制御量、すなわち高分解能が要求されてい
る。また、近年の集積回路では低消費電力化の要求が高
められているため、これに伴って可変遅延回路にも低消
費電力化が可能なＣＭＯＳ回路が主流とされている。
【０００３】図３はこのような要求に基づいて提案され
ている従来の可変遅延回路の一例であり、特開昭６１−
３９７２１号公報に記載されているものである。この可
変遅延回路は、第１及び第２の第１導電型トランジスタ
（以下、ＰＭＯＳトランジスタとする）２１，２２と、
第１及び第２の第２導電型トランジスタ（以下、ＮＭＯ
Ｓトランジスタとする）２３，２４のソース・ドレイン
を縦続接続して第１の電源電位ＶＤＤと第２の電源電位
ＶＳＳとの間に接続し、第２のＰＭＯＳトランジスタ２
２と第１のＮＭＯＳトランジスタ２３で構成されるＣＭ
ＯＳ構成のインバータのゲートに入力端子ＶＩＮを接続
し、かつ両トランジスタのソース、ドレインに出力端子
ＶＯＵＴを接続している。また、第１のＰＭＯＳトラン
ジスタ２１のゲートには第１のリファレンス入力端子Ｖ
Ｒ１が、第２のＮＭＯＳトランジスタ２４のゲートには
第２のリファレンス入力端子ＶＲ２がそれぞれ接続され
ている。
ている従来の可変遅延回路の一例であり、特開昭６１−
３９７２１号公報に記載されているものである。この可
変遅延回路は、第１及び第２の第１導電型トランジスタ
（以下、ＰＭＯＳトランジスタとする）２１，２２と、
第１及び第２の第２導電型トランジスタ（以下、ＮＭＯ
Ｓトランジスタとする）２３，２４のソース・ドレイン
を縦続接続して第１の電源電位ＶＤＤと第２の電源電位
ＶＳＳとの間に接続し、第２のＰＭＯＳトランジスタ２
２と第１のＮＭＯＳトランジスタ２３で構成されるＣＭ
ＯＳ構成のインバータのゲートに入力端子ＶＩＮを接続
し、かつ両トランジスタのソース、ドレインに出力端子
ＶＯＵＴを接続している。また、第１のＰＭＯＳトラン
ジスタ２１のゲートには第１のリファレンス入力端子Ｖ
Ｒ１が、第２のＮＭＯＳトランジスタ２４のゲートには
第２のリファレンス入力端子ＶＲ２がそれぞれ接続され
ている。
【０００４】この可変遅延回路では、入力端子ＶＩＮに
は入力信号が印加され、出力端子ＶＯＵＴからは出力信
号が出力され、また第１のリファレンス入力端子ＶＲ１
には第１の電源電位ＶＤＤより任意の固定電位ＶＰだけ
低い電位が印加され、第２のリファレンス入力端子ＶＲ
２には第２の電源電位ＶＳＳより前記固定電位ＶＰだけ
高い電位が印加される。
は入力信号が印加され、出力端子ＶＯＵＴからは出力信
号が出力され、また第１のリファレンス入力端子ＶＲ１
には第１の電源電位ＶＤＤより任意の固定電位ＶＰだけ
低い電位が印加され、第２のリファレンス入力端子ＶＲ
２には第２の電源電位ＶＳＳより前記固定電位ＶＰだけ
高い電位が印加される。
【０００５】この回路において、前記固定電位ＶＰを変
化させた場合、例えばＶＰを低く変化させた場合を考え
ると、第１のＰＭＯＳトランジスタ２１のゲートとソー
ス間電位ＶＤＤ−ＶＰは低い値に変化し、第２のＮＭＯ
Ｓトランジスタ２４のゲートとソース間電圧ＶＳＳ＋Ｐ
も低い値に変化する。この場合、前記ＰＭＯＳトランジ
スタ２１とＮＭＯＳトランジスタ２４のオン抵抗は大き
くなり、ＰＭＯＳトランジスタ２２が前記第１の電源電
位ＶＤＤから出力端子ＶＯＵＴに向けて流そうとする電
流、及びＮＭＯＳトランジスタ２３が出力端子ＶＯＵＴ
から第２の電源電位ＶＳＳに向けて流そうとする電流を
抑制する。すなわち、前記ＰＭＯＳトランジスタ２２に
よって得られる出力信号立ち上がり時間、及びＮＭＯＳ
トランジスタ２３によって得られる立ち下がり時間のそ
れぞれが大きい方向に変化する可変遅延値としてＶＰ値
の変化によって制御されたことになり、可変遅延要素が
得られる。
化させた場合、例えばＶＰを低く変化させた場合を考え
ると、第１のＰＭＯＳトランジスタ２１のゲートとソー
ス間電位ＶＤＤ−ＶＰは低い値に変化し、第２のＮＭＯ
Ｓトランジスタ２４のゲートとソース間電圧ＶＳＳ＋Ｐ
も低い値に変化する。この場合、前記ＰＭＯＳトランジ
スタ２１とＮＭＯＳトランジスタ２４のオン抵抗は大き
くなり、ＰＭＯＳトランジスタ２２が前記第１の電源電
位ＶＤＤから出力端子ＶＯＵＴに向けて流そうとする電
流、及びＮＭＯＳトランジスタ２３が出力端子ＶＯＵＴ
から第２の電源電位ＶＳＳに向けて流そうとする電流を
抑制する。すなわち、前記ＰＭＯＳトランジスタ２２に
よって得られる出力信号立ち上がり時間、及びＮＭＯＳ
トランジスタ２３によって得られる立ち下がり時間のそ
れぞれが大きい方向に変化する可変遅延値としてＶＰ値
の変化によって制御されたことになり、可変遅延要素が
得られる。
【０００６】
【発明が解決しようとする課題】この従来の可変遅延回
路は、リファレンス入力端子に接続されたＭＯＳトラン
ジスタのゲート・ソース間電圧を可変してオン抵抗を増
減させることにより、出力端子に接続された負荷に対す
るチャージ、ディスチャージ電流を変化させ、可変遅延
要素を得ている。しかしながら、この回路では、可変遅
延回路の分解能がプロセス依存性に大きく影響され、高
精度の分解能を得られないという問題がある。
路は、リファレンス入力端子に接続されたＭＯＳトラン
ジスタのゲート・ソース間電圧を可変してオン抵抗を増
減させることにより、出力端子に接続された負荷に対す
るチャージ、ディスチャージ電流を変化させ、可変遅延
要素を得ている。しかしながら、この回路では、可変遅
延回路の分解能がプロセス依存性に大きく影響され、高
精度の分解能を得られないという問題がある。
【０００７】すなわち、図３において、分解能を決定付
ける要素は２つのリファレンス入力端子ＶＲ１，ＶＲ２
に与えられる任意の固定電位と、その固定電位によって
制御されたＭＯＳトランジスタのオン抵抗にあり、この
オン抵抗は次式によって与えられる。 オン抵抗（ＲＯＮ）＝〔β×（ＶＧＳ−ＶＴ）〕 （１）式 β＝μ×Ｃｏｘ×（Ｗ／Ｌ） ここで、ＶＧＳ＝ＭＯＳトランジスタのゲート・ソース
間電圧 ＶＴ＝ＭＯＳトランジスタのしきい値電圧 μ＝ＭＯＳトランジスタの移動度 Ｃｏｘ＝単位堆積当たりのゲート・チャネル間容量 Ｗ＝ＭＯＳトランジスタのチャネル幅 Ｌ＝ＭＯＳトランジスタのチャネル長
ける要素は２つのリファレンス入力端子ＶＲ１，ＶＲ２
に与えられる任意の固定電位と、その固定電位によって
制御されたＭＯＳトランジスタのオン抵抗にあり、この
オン抵抗は次式によって与えられる。 オン抵抗（ＲＯＮ）＝〔β×（ＶＧＳ−ＶＴ）〕 （１）式 β＝μ×Ｃｏｘ×（Ｗ／Ｌ） ここで、ＶＧＳ＝ＭＯＳトランジスタのゲート・ソース
間電圧 ＶＴ＝ＭＯＳトランジスタのしきい値電圧 μ＝ＭＯＳトランジスタの移動度 Ｃｏｘ＝単位堆積当たりのゲート・チャネル間容量 Ｗ＝ＭＯＳトランジスタのチャネル幅 Ｌ＝ＭＯＳトランジスタのチャネル長
【０００８】この式において、分解能、すなわちオン抵
抗が変動する要素は、ＭＯＳトランジスタにおいてはプ
ロセス依存性が最も大きく、特に依存性が顕著なものは
主に次の２つが挙げられる。第１は、ＭＯＳトランジス
タのチャネル長、すなわちゲート長Ｌのプロセス依存性
である。ゲート長Ｌのプロセス依存性はプロセス技術の
進化と共に低減するが、一般的な変動範囲はゲート長Ｌ
が０．５〜１．０μｍのプロセスにおいて±１０〜３０
％である。
抗が変動する要素は、ＭＯＳトランジスタにおいてはプ
ロセス依存性が最も大きく、特に依存性が顕著なものは
主に次の２つが挙げられる。第１は、ＭＯＳトランジス
タのチャネル長、すなわちゲート長Ｌのプロセス依存性
である。ゲート長Ｌのプロセス依存性はプロセス技術の
進化と共に低減するが、一般的な変動範囲はゲート長Ｌ
が０．５〜１．０μｍのプロセスにおいて±１０〜３０
％である。
【０００９】第２はＭＯＳトランジスタのしきい値電圧
ＶＴ依存性である。チャネル長Ｌと同様プロセス依存性
はプロセス技術の進化と共に低減されるが、一般的な変
動範囲はしきい値電圧ＶＴが０．５〜１．０Ｖの値に対
して±２５〜３５％である。また、このしきい値電圧Ｖ
Ｔのプロセス依存性はＰＭＯＳトランジスタとＮＭＯＳ
トランジスタの依存性が均一ではなく、ＰＭＯＳトラン
ジスタのみまたはＮＭＯＳトランジスタのみ依存性をも
つ場合、また、ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタ双方の依存性が逆方向にばらつくことも珍しくは
ない。
ＶＴ依存性である。チャネル長Ｌと同様プロセス依存性
はプロセス技術の進化と共に低減されるが、一般的な変
動範囲はしきい値電圧ＶＴが０．５〜１．０Ｖの値に対
して±２５〜３５％である。また、このしきい値電圧Ｖ
Ｔのプロセス依存性はＰＭＯＳトランジスタとＮＭＯＳ
トランジスタの依存性が均一ではなく、ＰＭＯＳトラン
ジスタのみまたはＮＭＯＳトランジスタのみ依存性をも
つ場合、また、ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタ双方の依存性が逆方向にばらつくことも珍しくは
ない。
【００１０】したがって、前記した数値からも理解でき
るように、従来の可変遅延回路はプロセス依存性が大き
く、リファレンス入力電圧の可変遅延操作量に追従した
可変遅延制御量を得ることは困難であった。さらに、従
来の可変遅延回路は、入力信号の立ち上がりと立ち下が
りの変化に対し出力信号の立ち上がりと立ち下がり（ま
たはその逆）の双方に対して均一の分解能が要求される
が、前記したとおりしきい値電圧はプロセス的にＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとでは異なる依
存性をもつ。図３の回路では、出力立ち上がりの遅延操
作はＰＭＯＳトランジスタ２２にて制御され、また出力
立ち下がりの遅延操作はＮＭＯＳトランジスタ２３にて
制御される。したがって、この回路はプロセス依存性が
ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３
に対して相反する依存性を示した場合、可変遅延量に大
きく影響され、分解能の精度が極めて悪くなるという問
題がある。
るように、従来の可変遅延回路はプロセス依存性が大き
く、リファレンス入力電圧の可変遅延操作量に追従した
可変遅延制御量を得ることは困難であった。さらに、従
来の可変遅延回路は、入力信号の立ち上がりと立ち下が
りの変化に対し出力信号の立ち上がりと立ち下がり（ま
たはその逆）の双方に対して均一の分解能が要求される
が、前記したとおりしきい値電圧はプロセス的にＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとでは異なる依
存性をもつ。図３の回路では、出力立ち上がりの遅延操
作はＰＭＯＳトランジスタ２２にて制御され、また出力
立ち下がりの遅延操作はＮＭＯＳトランジスタ２３にて
制御される。したがって、この回路はプロセス依存性が
ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３
に対して相反する依存性を示した場合、可変遅延量に大
きく影響され、分解能の精度が極めて悪くなるという問
題がある。
【００１１】また、２つのリファレンス入力端子には必
ず異なる任意の固定電位を印加しなければならず、リフ
ァレンス電位を出力するための回路が２つ必要となる。
この場合、リファレンス出力回路を搭載するための面積
や消費される電力は２倍以上に拡大することになる。
ず異なる任意の固定電位を印加しなければならず、リフ
ァレンス電位を出力するための回路が２つ必要となる。
この場合、リファレンス出力回路を搭載するための面積
や消費される電力は２倍以上に拡大することになる。
【００１２】本発明の目的は、プロセス依存性を大幅に
低減することを可能にした可変遅延回路を提供すること
にある。
低減することを可能にした可変遅延回路を提供すること
にある。
【００１３】
【課題を解決するための手段】本発明の可変遅延回路
は、第１導電型のＭＯＳトランジスタと第２導電型のＭ
ＯＳトランジスタとでインバータ構成のＣＭＯＳ回路が
構成され、そのゲートが入力端子に接続され、ソース・
ドレインの接続点が出力端子に接続され、かつソース・
ドレインの各端が第１の電源と第２の電源との間に接続
され、さらに第１の電源とＣＭＯＳ回路との間に可変電
圧制御手段が介挿されており、この可変電圧制御手段
は、ソース・ドレインが縦続接続されて前記第１の電源
とＣＭＯＳ回路との間に接続される２つの第１導電型の
ＭＯＳトランジスタと、これと並列に前記第１の電源と
ＣＭＯＳ回路との間にコレクタ・エミッタが接続される
バイポーラトランジスタとを備えており、第１の電源側
のＭＯＳトランジスタのゲートにはリファレンス入力端
子が、ＣＭＯＳ回路側のＭＯＳトランジスタのゲートに
は第２の電源が接続され、かつこれらＭＯＳトランジス
タのソース・ドレインの接続点にはバイポーラトランジ
スタのベースが接続される構成とされる。
は、第１導電型のＭＯＳトランジスタと第２導電型のＭ
ＯＳトランジスタとでインバータ構成のＣＭＯＳ回路が
構成され、そのゲートが入力端子に接続され、ソース・
ドレインの接続点が出力端子に接続され、かつソース・
ドレインの各端が第１の電源と第２の電源との間に接続
され、さらに第１の電源とＣＭＯＳ回路との間に可変電
圧制御手段が介挿されており、この可変電圧制御手段
は、ソース・ドレインが縦続接続されて前記第１の電源
とＣＭＯＳ回路との間に接続される２つの第１導電型の
ＭＯＳトランジスタと、これと並列に前記第１の電源と
ＣＭＯＳ回路との間にコレクタ・エミッタが接続される
バイポーラトランジスタとを備えており、第１の電源側
のＭＯＳトランジスタのゲートにはリファレンス入力端
子が、ＣＭＯＳ回路側のＭＯＳトランジスタのゲートに
は第２の電源が接続され、かつこれらＭＯＳトランジス
タのソース・ドレインの接続点にはバイポーラトランジ
スタのベースが接続される構成とされる。
【００１４】また、本発明の可変遅延回路は、インバー
タ構成のＣＭＯＳ回路と、第１及び第２の電源との間に
それぞれ第１及び第２の可変電圧制御手段が介挿されて
おり、各可変電圧制御手段は、前記と同様に、２つのＭ
ＯＳトランジスタとバイポーラトランジスタとで構成さ
れる。
タ構成のＣＭＯＳ回路と、第１及び第２の電源との間に
それぞれ第１及び第２の可変電圧制御手段が介挿されて
おり、各可変電圧制御手段は、前記と同様に、２つのＭ
ＯＳトランジスタとバイポーラトランジスタとで構成さ
れる。
【００１５】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の回
路図である。同図において、入力端子ＶＩＮと出力端子
ＶＯＵＴの間には二段のＣＭＯＳ回路からなるインバー
タが接続される。前段のＣＭＯＳ回路は、第１のＰＭＯ
Ｓトランジスタ１と第１のＮＭＯＳトランジスタ２で構
成され、後段のＣＭＯＳ回路は第２のＰＭＯＳトランジ
スタ３と第２のＮＭＯＳトランジスタ４で構成される。
これらのＣＭＯＳ回路では、各トランジスタのソース・
ドレインが縦続接続され、各ＰＭＯＳトランジスタ１，
３のソースは第１の電源ＶＤＤに接続されている可変電
圧制御回路ＶＶＣとの接続点である接点Ａに、各ＮＭＯ
Ｓトランジスタ２，４のソースは第２の電源ＶＳＳ（接
地）にそれぞれ接続される。そして、第１のＰＭＯＳト
ランジスタ１とＮＭＯＳトランジスタ２のゲートに前記
入力端子ＶＩＮが接続され、そのソース・ドレインの接
続端は第２のＰＭＯＳトランジスタ３とＮＭＯＳトラン
ジスタ４のゲートに接続され、かつこれらトランジスタ
３，４のソース・ドレインの接続端は、後述する第４の
ＮＭＯＳトランジスタ８を介して出力端子ＶＯＵＴに接
続される。
参照して説明する。図１は本発明の第１の実施形態の回
路図である。同図において、入力端子ＶＩＮと出力端子
ＶＯＵＴの間には二段のＣＭＯＳ回路からなるインバー
タが接続される。前段のＣＭＯＳ回路は、第１のＰＭＯ
Ｓトランジスタ１と第１のＮＭＯＳトランジスタ２で構
成され、後段のＣＭＯＳ回路は第２のＰＭＯＳトランジ
スタ３と第２のＮＭＯＳトランジスタ４で構成される。
これらのＣＭＯＳ回路では、各トランジスタのソース・
ドレインが縦続接続され、各ＰＭＯＳトランジスタ１，
３のソースは第１の電源ＶＤＤに接続されている可変電
圧制御回路ＶＶＣとの接続点である接点Ａに、各ＮＭＯ
Ｓトランジスタ２，４のソースは第２の電源ＶＳＳ（接
地）にそれぞれ接続される。そして、第１のＰＭＯＳト
ランジスタ１とＮＭＯＳトランジスタ２のゲートに前記
入力端子ＶＩＮが接続され、そのソース・ドレインの接
続端は第２のＰＭＯＳトランジスタ３とＮＭＯＳトラン
ジスタ４のゲートに接続され、かつこれらトランジスタ
３，４のソース・ドレインの接続端は、後述する第４の
ＮＭＯＳトランジスタ８を介して出力端子ＶＯＵＴに接
続される。
【００１６】前記可変電圧制御回路ＶＶＣは、ソース・
ドレインが縦続接続されて第１の電源ＶＤＤと接点Ａと
の間に接続される第３のＰＭＯＳトランジスタ５とＮＭ
ＯＳトランジスタ６と、これらトランジスタ５，６のソ
ース・ドレイン接続点にベースを接続し、第１の電源Ｖ
ＤＤと接点Ａとの間にコレクタ・エミッタを接続した第
１のＮＰＮバイポーラトランジスタ７とで構成される。
そして、第３のＰＭＯＳトランジスタ５のゲートはリフ
ァレンス入力端子ＶＲＥＦに接続され、第３のＮＭＯＳ
トランジスタ６のゲートは第２の電源（接地）に接続さ
れる。
ドレインが縦続接続されて第１の電源ＶＤＤと接点Ａと
の間に接続される第３のＰＭＯＳトランジスタ５とＮＭ
ＯＳトランジスタ６と、これらトランジスタ５，６のソ
ース・ドレイン接続点にベースを接続し、第１の電源Ｖ
ＤＤと接点Ａとの間にコレクタ・エミッタを接続した第
１のＮＰＮバイポーラトランジスタ７とで構成される。
そして、第３のＰＭＯＳトランジスタ５のゲートはリフ
ァレンス入力端子ＶＲＥＦに接続され、第３のＮＭＯＳ
トランジスタ６のゲートは第２の電源（接地）に接続さ
れる。
【００１７】また、前記後段のＣＭＯＳ回路の出力端と
出力端子ＶＯＵＴとの間には、第４のＮＭＯＳトランジ
スタ８のソース・ドレインが接続され、このトランジス
タ８のゲートは前記接点Ａに接続される。また、第２段
のＣＭＯＳ回路の出力端にはインバータ９が接続され、
このインバータ９はソース・ドレインを第１の電源ＶＤ
Ｄと出力端子ＶＯＵＴとの間に接続した第４のＰＭＯＳ
トランジスタ１０のゲートに接続される。
出力端子ＶＯＵＴとの間には、第４のＮＭＯＳトランジ
スタ８のソース・ドレインが接続され、このトランジス
タ８のゲートは前記接点Ａに接続される。また、第２段
のＣＭＯＳ回路の出力端にはインバータ９が接続され、
このインバータ９はソース・ドレインを第１の電源ＶＤ
Ｄと出力端子ＶＯＵＴとの間に接続した第４のＰＭＯＳ
トランジスタ１０のゲートに接続される。
【００１８】この可変遅延回路では、接点Ａの電位を可
変することによって可変遅延要素が得られる。この接点
Ａの電位はリファレンス入力端子ＶＲＥＦに印加される
電位の変化によって制御することができる。いま、接点
Ａの電位が降下した場合を考え、その電位降下分をＶＡ
と仮定し、ＰＭＯＳトランジスタ５のオン抵抗をＲＰ
５、またＰＭＯＳトランジスタ６のオン抵抗をＲＰ６、
またＮＰＮトランジスタ７のベース・エミッタ間順方向
電圧をＶＦ７とすると、接点Ａの電位は電源電位ＶＤＤ
に対し、以下に示す電圧降下ＶＡが生じる。 電位降下（ＶＡ）＝〔（ＲＰ５／ＲＰ６）＋１〕×ＶＦ７ （２）式
変することによって可変遅延要素が得られる。この接点
Ａの電位はリファレンス入力端子ＶＲＥＦに印加される
電位の変化によって制御することができる。いま、接点
Ａの電位が降下した場合を考え、その電位降下分をＶＡ
と仮定し、ＰＭＯＳトランジスタ５のオン抵抗をＲＰ
５、またＰＭＯＳトランジスタ６のオン抵抗をＲＰ６、
またＮＰＮトランジスタ７のベース・エミッタ間順方向
電圧をＶＦ７とすると、接点Ａの電位は電源電位ＶＤＤ
に対し、以下に示す電圧降下ＶＡが生じる。 電位降下（ＶＡ）＝〔（ＲＰ５／ＲＰ６）＋１〕×ＶＦ７ （２）式
【００１９】いま、リファレンス入力端子ＶＲＥＦに印
加した電位をＶ１とすると、ＲＰ５とＲＰ６は式（１）
より次の通りとなる。 オン抵抗（ＲＰ５）＝〔β×（ＶＤＤ−ＶＴＰ−Ｖ１）〕 （３）式 オン抵抗（ＲＰ６）＝〔β×（ＶＤＤ−ＶＴＰ）〕 （４）式 ただし （ＶＤＤ−Ｖ１）＞ＶＴＰ ＶＴＰ＝ＰＭＯＳトランジスタのしきい値電圧 すなわち、接点Ａの電位降下ＶＡは式（５）のように示
される。 ＶＡ＝〔（（ＶＧＰ）／（ＶＧＰ−Ｖ１））＋１〕×ＶＦ７ （５）式 ＶＧＰ＝ＶＤＤ−ＶＴＰ
加した電位をＶ１とすると、ＲＰ５とＲＰ６は式（１）
より次の通りとなる。 オン抵抗（ＲＰ５）＝〔β×（ＶＤＤ−ＶＴＰ−Ｖ１）〕 （３）式 オン抵抗（ＲＰ６）＝〔β×（ＶＤＤ−ＶＴＰ）〕 （４）式 ただし （ＶＤＤ−Ｖ１）＞ＶＴＰ ＶＴＰ＝ＰＭＯＳトランジスタのしきい値電圧 すなわち、接点Ａの電位降下ＶＡは式（５）のように示
される。 ＶＡ＝〔（（ＶＧＰ）／（ＶＧＰ−Ｖ１））＋１〕×ＶＦ７ （５）式 ＶＧＰ＝ＶＤＤ−ＶＴＰ
【００２０】ここで、式（５）は従来の可変遅延回路で
プロセス依存性の対象となったゲート長Ｌは含まれず、
また、ＰＭＯＳトランジスタ５のしきい値電圧ＶＴの成
分は式（５）において分子、分母に含まれて互いに打ち
消しあう要素をもっている。これにより、ＰＭＯＳトラ
ンジスタ５のプロセス依存性に対する影響が無視され、
可変遅延要素を得るための電位降下ＶＡに与える影響が
なくなる。なお、式（５）にはＮＰＮトランジスタ７の
ベース・エミッタ間順方向電圧ＶＦ７が含まれるが、Ｎ
ＰＮトランジスタ７の順方向電圧は集積回路の基盤とな
る物性、例えばシリコンにて決定されており、そのプロ
セス依存性はＭＯＳトランジスタ６のしきい値電圧に対
し１５ないし２０分の１程度であるため、電位降下ＶＡ
に与える影響は少ない。
プロセス依存性の対象となったゲート長Ｌは含まれず、
また、ＰＭＯＳトランジスタ５のしきい値電圧ＶＴの成
分は式（５）において分子、分母に含まれて互いに打ち
消しあう要素をもっている。これにより、ＰＭＯＳトラ
ンジスタ５のプロセス依存性に対する影響が無視され、
可変遅延要素を得るための電位降下ＶＡに与える影響が
なくなる。なお、式（５）にはＮＰＮトランジスタ７の
ベース・エミッタ間順方向電圧ＶＦ７が含まれるが、Ｎ
ＰＮトランジスタ７の順方向電圧は集積回路の基盤とな
る物性、例えばシリコンにて決定されており、そのプロ
セス依存性はＭＯＳトランジスタ６のしきい値電圧に対
し１５ないし２０分の１程度であるため、電位降下ＶＡ
に与える影響は少ない。
【００２１】次に、可変遅延要素により制御される制御
対象について説明すると、ＰＭＯＳトランジスタ１は接
点Ａをソースとし、ＮＭＯＳトランジスタ２とのペアで
構成されるＣＭＯＳ回路により前段インバータを構成し
ており、同様にＰＭＯＳトランジスタ３も接点Ａをソー
スとし、ＮＭＯＳトランジスタ４とのペアで構成される
ＣＭＯＳ回路により後段インバータを構成している。入
力端子ＶＩＮには、他の回路によって零ないし電源電圧
ＶＤＤの振幅をもつ入力信号が与えられる。しかしなが
ら、前段インバータの出力信号はＰＭＯＳトランジスタ
１のソースに電源電位ＶＤＤからＶＡだけ降下された接
点Ａの電位が与えられていることにより、振幅が零ない
しＶＤＤ−ＶＡの電位まで降下する。同様に、前記後段
インバータにおいてもＰＭＯＳトランジスタ３のソース
に電源電位ＶＤＤからＶＡだけ降下した接点Ａの電位が
与えられていることにより、その出力信号の振幅は零な
いしＶＤＤ−ＶＡの値になる。ただし、後段インバータ
の入力信号の振幅は前段インバータの出力信号を受ける
ため、零ないしＶＤＤ−ＶＡの値となる。
対象について説明すると、ＰＭＯＳトランジスタ１は接
点Ａをソースとし、ＮＭＯＳトランジスタ２とのペアで
構成されるＣＭＯＳ回路により前段インバータを構成し
ており、同様にＰＭＯＳトランジスタ３も接点Ａをソー
スとし、ＮＭＯＳトランジスタ４とのペアで構成される
ＣＭＯＳ回路により後段インバータを構成している。入
力端子ＶＩＮには、他の回路によって零ないし電源電圧
ＶＤＤの振幅をもつ入力信号が与えられる。しかしなが
ら、前段インバータの出力信号はＰＭＯＳトランジスタ
１のソースに電源電位ＶＤＤからＶＡだけ降下された接
点Ａの電位が与えられていることにより、振幅が零ない
しＶＤＤ−ＶＡの電位まで降下する。同様に、前記後段
インバータにおいてもＰＭＯＳトランジスタ３のソース
に電源電位ＶＤＤからＶＡだけ降下した接点Ａの電位が
与えられていることにより、その出力信号の振幅は零な
いしＶＤＤ−ＶＡの値になる。ただし、後段インバータ
の入力信号の振幅は前段インバータの出力信号を受ける
ため、零ないしＶＤＤ−ＶＡの値となる。
【００２２】可変遅延制御対象はこの後段インバータで
あり、後段インバータのゲート電圧が前記可変電圧制御
回路ＶＶＣによって電源電位ＶＤＤからＶＤＤ−ＶＡ分
低下しただけ、後段インバータの遅延時間が大きくな
る。したがって、ＶＡが大きい程、可変遅延時間は大き
くなり、その遅延時間は前記ＰＭＯＳトランジスタ５の
オン抵抗を大きくすることから得られ、すなわちＰＭＯ
Ｓトランジスタ５のゲートに与えられる電圧ＶＲＥＦに
よって制御される。
あり、後段インバータのゲート電圧が前記可変電圧制御
回路ＶＶＣによって電源電位ＶＤＤからＶＤＤ−ＶＡ分
低下しただけ、後段インバータの遅延時間が大きくな
る。したがって、ＶＡが大きい程、可変遅延時間は大き
くなり、その遅延時間は前記ＰＭＯＳトランジスタ５の
オン抵抗を大きくすることから得られ、すなわちＰＭＯ
Ｓトランジスタ５のゲートに与えられる電圧ＶＲＥＦに
よって制御される。
【００２３】ここで、本実施形態では、リファレンス入
力端子ＶＲＥＦは１端子のみであり、従来のような複数
のリファレンス発生回路を搭載する必要はない。また、
ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６のし
きい値電圧ＶＴのプロセス依存性が逆方向にばらついた
場合でも、可変遅延量を決定付けるＶＡには無関係であ
るため影響を受けることはない。
力端子ＶＲＥＦは１端子のみであり、従来のような複数
のリファレンス発生回路を搭載する必要はない。また、
ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６のし
きい値電圧ＶＴのプロセス依存性が逆方向にばらついた
場合でも、可変遅延量を決定付けるＶＡには無関係であ
るため影響を受けることはない。
【００２４】また、後段インバータの出力信号は、振幅
がＶＤＤからＶＡ分降下しているため、もとの振幅、す
なわち入力端子ＶＩＮに入力された零ないしＶＤＤの振
幅に戻す必要がある。これは、ＰＭＯＳトランジスタ１
０とインバータ９により実現される。いま、後段インバ
ータを構成するＰＭＯＳトランジスタ３がオンしている
とき、すなわち後段インバータの出力レベルがＶＤＤ−
ＶＡを出力しているとすると、インバータ９の出力は接
地電位を出力する。このとき、ＰＭＯＳトランジスタ１
０がオンし、出力端子ＶＯＵＴのハイレベルの電位はＶ
ＤＤまで上昇する。
がＶＤＤからＶＡ分降下しているため、もとの振幅、す
なわち入力端子ＶＩＮに入力された零ないしＶＤＤの振
幅に戻す必要がある。これは、ＰＭＯＳトランジスタ１
０とインバータ９により実現される。いま、後段インバ
ータを構成するＰＭＯＳトランジスタ３がオンしている
とき、すなわち後段インバータの出力レベルがＶＤＤ−
ＶＡを出力しているとすると、インバータ９の出力は接
地電位を出力する。このとき、ＰＭＯＳトランジスタ１
０がオンし、出力端子ＶＯＵＴのハイレベルの電位はＶ
ＤＤまで上昇する。
【００２５】ＮＭＯＳトランジスタ８は出力端子ＶＯＵ
ＴがハイレベルＶＤＤを出力しているときに、後段イン
バータの出力電位ＶＤＤ−ＶＡを保持するために設けら
れている。すなわち、高電位である出力端子電圧ＶＤＤ
から、低電位である後段インバータの出力端への電流流
れ込みを防止している。
ＴがハイレベルＶＤＤを出力しているときに、後段イン
バータの出力電位ＶＤＤ−ＶＡを保持するために設けら
れている。すなわち、高電位である出力端子電圧ＶＤＤ
から、低電位である後段インバータの出力端への電流流
れ込みを防止している。
【００２６】図２は本発明の第２の実施形態の回路図で
あり、第１の実施形態の回路と等価な部分には同一符号
を付してある。可変遅延回路は比較的に大きな分解能が
必要される場合も少なくないため、この実施形態ではこ
の要求に応じた回路を構成した例を示している。前断及
び後段の各ＣＭＯＳ回路のＮＭＯＳトランジスタ２，４
のソースを接点Ｂに接続し、この接点Ｂと第２の電源
（接地）との間に、第２の可変電圧制御回路ＶＶＣ２を
接続している。この第２の可変電圧制御回路ＶＶＣ２
は、第１の実施形態の可変電圧制御回路ＶＶＣと同様な
構成であり、ソース・ドレインを縦続接続して前記接点
Ｂと第２の電源（接地）との間に接続した第５のＰＭＯ
Ｓトランジスタ１１とＮＭＯＳトランジスタ１２と、ベ
ースをそのソース・ドレインの接続点に接続し、コレク
タ・エミッタを接点Ｂと第２の電源との間に接続したＮ
ＰＮトランジスタ１３とで構成される。そして、第５の
ＰＭＯＳトランジスタ１１のゲートを第１の電源ＶＤＤ
に接続し、ＮＭＯＳトランジスタ１２のゲートを前記リ
ファレンス入力端子ＶＲＥＦに接続する。また、出力端
子ＶＯＵＴと第２の電源との間に第６のＮＭＯＳトラン
ジスタ１４のソース・ドレインを接続し、このＭＯＳト
ランジスタ１４のゲートは前記インバータ９の出力端に
接続される。
あり、第１の実施形態の回路と等価な部分には同一符号
を付してある。可変遅延回路は比較的に大きな分解能が
必要される場合も少なくないため、この実施形態ではこ
の要求に応じた回路を構成した例を示している。前断及
び後段の各ＣＭＯＳ回路のＮＭＯＳトランジスタ２，４
のソースを接点Ｂに接続し、この接点Ｂと第２の電源
（接地）との間に、第２の可変電圧制御回路ＶＶＣ２を
接続している。この第２の可変電圧制御回路ＶＶＣ２
は、第１の実施形態の可変電圧制御回路ＶＶＣと同様な
構成であり、ソース・ドレインを縦続接続して前記接点
Ｂと第２の電源（接地）との間に接続した第５のＰＭＯ
Ｓトランジスタ１１とＮＭＯＳトランジスタ１２と、ベ
ースをそのソース・ドレインの接続点に接続し、コレク
タ・エミッタを接点Ｂと第２の電源との間に接続したＮ
ＰＮトランジスタ１３とで構成される。そして、第５の
ＰＭＯＳトランジスタ１１のゲートを第１の電源ＶＤＤ
に接続し、ＮＭＯＳトランジスタ１２のゲートを前記リ
ファレンス入力端子ＶＲＥＦに接続する。また、出力端
子ＶＯＵＴと第２の電源との間に第６のＮＭＯＳトラン
ジスタ１４のソース・ドレインを接続し、このＭＯＳト
ランジスタ１４のゲートは前記インバータ９の出力端に
接続される。
【００２７】この可変遅延回路では、可変遅延要素は２
つあり、１つは第１の実施形態と同様に接点Ａの電位を
可変することによって得られる。他の１つは、接点Ｂの
電位を可変することによって得られる。この接点Ａおよ
びＢの電位はリファレンス入力端子ＶＲＥＦに印加され
る電位の変化によって制御することができる。なお、電
位変化、すなわち可変遅延操作量については第１の実施
形態で説明した通りである。
つあり、１つは第１の実施形態と同様に接点Ａの電位を
可変することによって得られる。他の１つは、接点Ｂの
電位を可変することによって得られる。この接点Ａおよ
びＢの電位はリファレンス入力端子ＶＲＥＦに印加され
る電位の変化によって制御することができる。なお、電
位変化、すなわち可変遅延操作量については第１の実施
形態で説明した通りである。
【００２８】いま、接点Ａの電位がＶＡだけ降下し、こ
れに伴って接点Ｂの電位がＶＢだけ上昇したと仮定する
と、接点Ｂにおける電源電位ＶＤＤに対する電位変動分
（すなわち電位縮小分）はＶＡ＋ＶＢとなる。ここで、
接点Ｂの電位上昇ＶＢは第１の実施形態と同様に次の式
で示される。 電位上昇（ＶＢ）＝〔（ＲＮ１１／ＲＮ１２）＋１〕×ＶＦ１３ （６）式
れに伴って接点Ｂの電位がＶＢだけ上昇したと仮定する
と、接点Ｂにおける電源電位ＶＤＤに対する電位変動分
（すなわち電位縮小分）はＶＡ＋ＶＢとなる。ここで、
接点Ｂの電位上昇ＶＢは第１の実施形態と同様に次の式
で示される。 電位上昇（ＶＢ）＝〔（ＲＮ１１／ＲＮ１２）＋１〕×ＶＦ１３ （６）式
【００２９】いま、リファレンス入力端子ＶＲＥＦに印
加した電位をＶ２とすると、ＰＭＯＳトランジスタ１１
とＮＭＯＳトランジスタ１２の各オン抵抗ＲＮ１１とＲ
Ｎ１２は（１）式より、次の通りとなる。 オン抵抗（ＲＮ１１）＝〔β×（ＶＤＤ−ＶＴＮ）〕 （７）式 オン抵抗（ＲＮ１２）＝〔β×（Ｖ２−ＶＴＮ）〕 （８）式 ただし、 Ｖ２＞ＶＴＮ ＶＴＮ＝ＮＭＯＳトランジスタのしきい値電圧 すなわち、接点Ｂの電位上昇ＶＢは（９）式のように示
される。 ＶＢ＝〔（（Ｖ２−ＶＴＮ）／（ＶＤＤ−ＶＴＮ））＋１〕×ＶＦ１３ （９） 式
加した電位をＶ２とすると、ＰＭＯＳトランジスタ１１
とＮＭＯＳトランジスタ１２の各オン抵抗ＲＮ１１とＲ
Ｎ１２は（１）式より、次の通りとなる。 オン抵抗（ＲＮ１１）＝〔β×（ＶＤＤ−ＶＴＮ）〕 （７）式 オン抵抗（ＲＮ１２）＝〔β×（Ｖ２−ＶＴＮ）〕 （８）式 ただし、 Ｖ２＞ＶＴＮ ＶＴＮ＝ＮＭＯＳトランジスタのしきい値電圧 すなわち、接点Ｂの電位上昇ＶＢは（９）式のように示
される。 ＶＢ＝〔（（Ｖ２−ＶＴＮ）／（ＶＤＤ−ＶＴＮ））＋１〕×ＶＦ１３ （９） 式
【００３０】ここで、（９）式には、従来の可変遅延回
路にてプロセス依存性の対象となったゲート長（チャネ
ル長）Ｌは含まれず、またＮＭＯＳトランジスタしきい
値電圧ＶＴの成分は（９）式の分子、分母に含まれて互
いに打ち消しあう要素をもつこと、および（９）式には
ＮＰＮトランジスタ１３のベース・エミッタ間順方向電
圧ＶＦ１３が含まれるが、ＮＰＮトランジスタの順方向
電圧は集積回路の基盤となる物性にて決定されており、
そのプロセス依存性はＭＯＳトランジスタのしきい値電
圧に対し１５ないし２０分の１程度であるため、ＶＡに
与える影響が少なくなる。これは第１の実施形態の場合
と全く同じである。
路にてプロセス依存性の対象となったゲート長（チャネ
ル長）Ｌは含まれず、またＮＭＯＳトランジスタしきい
値電圧ＶＴの成分は（９）式の分子、分母に含まれて互
いに打ち消しあう要素をもつこと、および（９）式には
ＮＰＮトランジスタ１３のベース・エミッタ間順方向電
圧ＶＦ１３が含まれるが、ＮＰＮトランジスタの順方向
電圧は集積回路の基盤となる物性にて決定されており、
そのプロセス依存性はＭＯＳトランジスタのしきい値電
圧に対し１５ないし２０分の１程度であるため、ＶＡに
与える影響が少なくなる。これは第１の実施形態の場合
と全く同じである。
【００３１】すなわち、ＮＭＯＳトランジスタのプロセ
ス依存性に対する影響が無視され、可変遅延要素を得る
ための電位上昇ＶＢに与える影響がないことを意味して
いる。ここで、ＰＭＯＳトランジスタ１は接点Ａをソー
スとし、ＮＭＯＳトランジスタ２とのペアで構成される
ＣＭＯＳ回路により前段インバータを構成しており、同
様にＰＭＯＳトランジスタ３も接点Ａをソースとし、Ｎ
ＭＯＳトランジスタ４とのペアで構成されるＣＭＯＳ回
路により後段インバータを構成している。入力端子ＶＩ
Ｎには、他の回路によって零ないし電源電圧ＶＤＤの振
幅をもつ入力信号が与えられる。しかしながら、前段イ
ンバータの出力信号は接点Ａと接点Ｂの電位差ＶＤＤ−
ＶＡ−ＶＢまで降下し、同様に後段インバータにおいて
も出力信号の振幅はＶＤＤ−ＶＡ−ＶＢの値になる。な
お、後段インバータの入力信号の振幅は前段インバータ
の出力信号を受けるため、ＶＤＤ−ＶＡ−ＶＢの振幅で
ある。
ス依存性に対する影響が無視され、可変遅延要素を得る
ための電位上昇ＶＢに与える影響がないことを意味して
いる。ここで、ＰＭＯＳトランジスタ１は接点Ａをソー
スとし、ＮＭＯＳトランジスタ２とのペアで構成される
ＣＭＯＳ回路により前段インバータを構成しており、同
様にＰＭＯＳトランジスタ３も接点Ａをソースとし、Ｎ
ＭＯＳトランジスタ４とのペアで構成されるＣＭＯＳ回
路により後段インバータを構成している。入力端子ＶＩ
Ｎには、他の回路によって零ないし電源電圧ＶＤＤの振
幅をもつ入力信号が与えられる。しかしながら、前段イ
ンバータの出力信号は接点Ａと接点Ｂの電位差ＶＤＤ−
ＶＡ−ＶＢまで降下し、同様に後段インバータにおいて
も出力信号の振幅はＶＤＤ−ＶＡ−ＶＢの値になる。な
お、後段インバータの入力信号の振幅は前段インバータ
の出力信号を受けるため、ＶＤＤ−ＶＡ−ＶＢの振幅で
ある。
【００３２】可変遅延制御対象はこの後段インバータで
あり、後段インバータのゲート電圧が前記電圧制御手段
によって電源電位ＶＤＤからＶＤＤ−ＶＡ−ＶＢ分低下
しただけ、後段インバータの遅延時間が大きくなる。し
たがって、ＶＡ＋ＶＢが大きい程、可変遅延時間は大き
くなり、その遅延時間は前記ＰＭＯＳトランジスタ５お
よびＮＭＯＳトランジスタ１２のオン抵抗を大きくする
ことから得られ、すなわちＰＭＯＳトランジスタ５のゲ
ートおよびＮＭＯＳトランジスタ１２のゲートに与えら
れる電圧ＶＲＥＦによって制御される。
あり、後段インバータのゲート電圧が前記電圧制御手段
によって電源電位ＶＤＤからＶＤＤ−ＶＡ−ＶＢ分低下
しただけ、後段インバータの遅延時間が大きくなる。し
たがって、ＶＡ＋ＶＢが大きい程、可変遅延時間は大き
くなり、その遅延時間は前記ＰＭＯＳトランジスタ５お
よびＮＭＯＳトランジスタ１２のオン抵抗を大きくする
ことから得られ、すなわちＰＭＯＳトランジスタ５のゲ
ートおよびＮＭＯＳトランジスタ１２のゲートに与えら
れる電圧ＶＲＥＦによって制御される。
【００３３】第１実施形態と同様に、リファレンス入力
端子は１端子のみであり、従来のような複数のリファレ
ンス発生回路を搭載する必要はない。また、ＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのしきい値電圧ＶＴ
のプロセス依存性が逆方向にばらついた場合でも、可変
遅延量を決定付けるＶＡには無関係であるため影響を受
けることはない。
端子は１端子のみであり、従来のような複数のリファレ
ンス発生回路を搭載する必要はない。また、ＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのしきい値電圧ＶＴ
のプロセス依存性が逆方向にばらついた場合でも、可変
遅延量を決定付けるＶＡには無関係であるため影響を受
けることはない。
【００３４】さらに、この実施形態は、第１の実施形態
に対し、リファレンス入力ＶＲＥＦに印加する電位は同
等でありながら、接点Ｂの電位ＶＢ分の変化量だけ分解
能を大きくすることが可能となる。すなわち、リファレ
ンス電位を出力する回路のリファレンス電位範囲を大き
くする必要はなくなる。
に対し、リファレンス入力ＶＲＥＦに印加する電位は同
等でありながら、接点Ｂの電位ＶＢ分の変化量だけ分解
能を大きくすることが可能となる。すなわち、リファレ
ンス電位を出力する回路のリファレンス電位範囲を大き
くする必要はなくなる。
【００３５】また、後段インバータの出力信号は、振幅
がＶＤＤからＶＡ＋ＶＢ分降下しているため、もとの振
幅、すなわち入力端子ＶＩＮに入力された零ないしＶＤ
Ｄの振幅に戻す必要がある。これは、ＰＭＯＳトランジ
スタ１０とインバータ９とＮＭＯＳトランジスタ１４に
より実現される。いま、後段インバータを構成するＰＭ
ＯＳトランジスタ３がオンしているとき、すなわち後段
インバータの出力レベルがＶＤＤ−ＶＡを出力している
とすると、インバータ９の出力は接地電位を出力する。
このとき、ＰＭＯＳトランジスタ１０がオンでかつＮＭ
ＯＳトランジスタ１４がオフし、出力端子ＶＯＵＴのハ
イレベルの電位はＶＤＤまで上昇する。また、後段イン
バータの出力ローレベルがＶＢを出力しているとする
と、インバータ９の出力は電源電位ＶＤＤを出力する。
このとき、ＰＭＯＳトランジスタ１０がオフでかつＮＭ
ＯＳトランジスタ１４がオンし、出力端子ＶＯＵＴのロ
ーレベルの電位は接地電位まで下降する。
がＶＤＤからＶＡ＋ＶＢ分降下しているため、もとの振
幅、すなわち入力端子ＶＩＮに入力された零ないしＶＤ
Ｄの振幅に戻す必要がある。これは、ＰＭＯＳトランジ
スタ１０とインバータ９とＮＭＯＳトランジスタ１４に
より実現される。いま、後段インバータを構成するＰＭ
ＯＳトランジスタ３がオンしているとき、すなわち後段
インバータの出力レベルがＶＤＤ−ＶＡを出力している
とすると、インバータ９の出力は接地電位を出力する。
このとき、ＰＭＯＳトランジスタ１０がオンでかつＮＭ
ＯＳトランジスタ１４がオフし、出力端子ＶＯＵＴのハ
イレベルの電位はＶＤＤまで上昇する。また、後段イン
バータの出力ローレベルがＶＢを出力しているとする
と、インバータ９の出力は電源電位ＶＤＤを出力する。
このとき、ＰＭＯＳトランジスタ１０がオフでかつＮＭ
ＯＳトランジスタ１４がオンし、出力端子ＶＯＵＴのロ
ーレベルの電位は接地電位まで下降する。
【００３６】なお、ＮＭＯＳトランジスタ８は出力端子
ＶＯＵＴがハイレベルＶＤＤを出力しているときに、後
段インバータの出力電位ＶＤＤ−ＶＡを保持するために
設けられている。すなわち、高電位である出力端子電圧
ＶＤＤから、低電位である後段インバータの出力端への
電流流れ込みを防止している。
ＶＯＵＴがハイレベルＶＤＤを出力しているときに、後
段インバータの出力電位ＶＤＤ−ＶＡを保持するために
設けられている。すなわち、高電位である出力端子電圧
ＶＤＤから、低電位である後段インバータの出力端への
電流流れ込みを防止している。
【００３７】
【発明の効果】以上説明したように本発明は、入力端子
と出力端子との間に構成されたインバータ構成のＣＭＯ
Ｓ回路と第１の電源との間、或いはＣＭＯＳ回路と第１
及び第２の電源の間に可変電圧制御手段を介挿し、この
可変電圧制御手段によるＣＭＯＳ回路の印加電圧を制御
するように構成することにより、可変電圧制御手段に対
してＭＯＳトランジスタのプロセス依存性が顕著である
ゲート長依存性およびしきい値電圧依存性を無視するこ
とができる。また、可変電圧制御手段はバイポーラトラ
ンジスタの順方向電圧の安定性を利用することによっ
て、従来技術のしきい値電圧依存性に対して１５分の１
ないし２０分の１に低減することができ、高分解能をも
つ可変遅延回路を得ることができる。
と出力端子との間に構成されたインバータ構成のＣＭＯ
Ｓ回路と第１の電源との間、或いはＣＭＯＳ回路と第１
及び第２の電源の間に可変電圧制御手段を介挿し、この
可変電圧制御手段によるＣＭＯＳ回路の印加電圧を制御
するように構成することにより、可変電圧制御手段に対
してＭＯＳトランジスタのプロセス依存性が顕著である
ゲート長依存性およびしきい値電圧依存性を無視するこ
とができる。また、可変電圧制御手段はバイポーラトラ
ンジスタの順方向電圧の安定性を利用することによっ
て、従来技術のしきい値電圧依存性に対して１５分の１
ないし２０分の１に低減することができ、高分解能をも
つ可変遅延回路を得ることができる。
【図１】本発明の可変遅延回路の第１の実施形態の回路
図である。
図である。
【図２】本発明の可変遅延回路の第２の実施形態の回路
図である。
図である。
【図３】従来の可変遅延回路の一例の回路図である。
１，３，５，１０，１１ ＰＭＯＳトランジスタ ２，４，６，８，１２，１４ ＮＭＯＳトランジスタ ７，１３ ＮＰＮトランジスタ ＶＩＮ 入力端子 ＶＯＵＴ 出力端子 ＶＲＥＦ リファレンス入力端子 ＶＶＣ，ＶＶＣ２ 可変電圧制御回路
Claims (6)
- 【請求項１】 第１導電型のＭＯＳトランジスタと第２
導電型のＭＯＳトランジスタとでインバータ構成のＣＭ
ＯＳ回路が構成され、そのゲートが入力端子に接続さ
れ、ソース・ドレインの接続点が出力端子に接続され、
かつソース・ドレインの各端が第１の電源と第２の電源
との間に接続され、さらに前記第１の電源と前記ＣＭＯ
Ｓ回路との間に可変電圧制御手段が介挿されており、こ
の可変電圧制御手段は、ソース・ドレインが縦続接続さ
れて前記第１の電源と前記ＣＭＯＳ回路との間に接続さ
れる２つの第１導電型のＭＯＳトランジスタと、これと
並列に前記第１の電源とＣＭＯＳ回路との間にコレクタ
・エミッタが接続されるバイポーラトランジスタとを備
え、前記第１の電源側のＭＯＳトランジスタのゲートに
はリファレンス入力端子が、ＣＭＯＳ回路側のＭＯＳト
ランジスタのゲートには第２の電源が接続され、かつこ
れらＭＯＳトランジスタのソース・ドレインの接続点に
は前記バイポーラトランジスタのベースが接続されるこ
とを特徴とする可変遅延回路 - 【請求項２】 第１導電型のＭＯＳトランジスタと第２
導電型のＭＯＳトランジスタとでインバータ構成のＣＭ
ＯＳ回路が構成され、そのゲートが入力端子に接続さ
れ、ソース・ドレインの接続点が出力端子に接続され、
かつソース・ドレインの各端が第１の電源と第２の電源
との間に接続され、さらに前記第１の電源と前記ＣＭＯ
Ｓ回路との間、及び前記ＣＭＯＳ回路と第２の電源との
間にそれぞれ第１及び第２の可変電圧制御手段が介挿さ
れており、前記第１の可変電圧制御手段は、ソース・ド
レインが縦続接続されて前記第１の電源と前記ＣＭＯＳ
回路との間に接続される２つの第１導電型のＭＯＳトラ
ンジスタと、これと並列に前記第１の電源とＣＭＯＳ回
路との間にコレクタ・エミッタが接続されるバイポーラ
トランジスタとを備え、前記第１の電源側のＭＯＳトラ
ンジスタのゲートにはリファレンス入力端子が、ＣＭＯ
Ｓ回路側のＭＯＳトランジスタのゲートには第２の電源
がそれぞれ接続され、かつこれらＭＯＳトランジスタの
ソース・ドレインの接続点には前記バイポーラトランジ
スタのベースが接続され、前記第２の可変電圧制御手段
は、ソース・ドレインが縦続接続されて前記ＣＭＯＳ回
路と第２の電源との間に接続される２つの第２導電型の
ＭＯＳトランジスタと、これと並列に前記ＣＭＯＳ回路
と第２の電源との間にコレクタ・エミッタが接続される
バイポーラトランジスタとを備え、前記ＣＭＯＳ回路側
のＭＯＳトランジスタのゲートには第１の電源が、第２
の電源側のＭＯＳトランジスタのゲートには前記リファ
レンス入力端子が接続され、かつこれらＭＯＳトランジ
スタのソース・ドレインの接続点には前記バイポーラト
ランジスタのベースが接続されることを特徴とする可変
遅延回路 - 【請求項３】 出力端子と第１の電源との間には第１導
電型のＭＯＳトランジスタのソース・ドレインが接続さ
れ、そのゲートはインバータを介して前記ＣＭＯＳ回路
の出力端に接続される請求項１の可変遅延回路。 - 【請求項４】 出力端子と第１の電源との間には第１導
電型のＭＯＳトランジスタのソース・ドレインが接続さ
れ、出力端子と第２の電源との間には第２導電型のＭＯ
Ｓトランジスタのソース・ドレインが接続され、これら
のＭＯＳトランジスタの各ゲートはインバータを介して
前記ＣＭＯＳ回路の出力端に接続される請求項２の可変
遅延回路。 - 【請求項５】 ＣＭＯＳ回路は入力端子と出力端子との
間に直列接続された前段ＣＭＯＳ回路と後段ＣＭＯＳ回
路とで２段に構成される請求項１ないし４のいずれかの
可変遅延回路 - 【請求項６】 ＣＭＯＳ回路と出力端子との間にはＭＯ
Ｓトランジスタのソース・ドレインが接続され、そのゲ
ートは前記第１の電源側に接続される可変電圧制御手段
とＣＭＯＳ回路との接続点に接続されてなる請求項１な
いし５のいずれかの可変遅延回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8007941A JP2870464B2 (ja) | 1996-01-22 | 1996-01-22 | 可変遅延回路 |
| EP97104986A EP0868026B1 (en) | 1996-01-22 | 1997-03-24 | Variable delay circuit |
| US08/829,009 US5831465A (en) | 1996-01-22 | 1997-03-31 | Variable delay circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8007941A JP2870464B2 (ja) | 1996-01-22 | 1996-01-22 | 可変遅延回路 |
| EP97104986A EP0868026B1 (en) | 1996-01-22 | 1997-03-24 | Variable delay circuit |
| US08/829,009 US5831465A (en) | 1996-01-22 | 1997-03-31 | Variable delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199992A true JPH09199992A (ja) | 1997-07-31 |
| JP2870464B2 JP2870464B2 (ja) | 1999-03-17 |
Family
ID=27238172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8007941A Expired - Fee Related JP2870464B2 (ja) | 1996-01-22 | 1996-01-22 | 可変遅延回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5831465A (ja) |
| EP (1) | EP0868026B1 (ja) |
| JP (1) | JP2870464B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100280409B1 (ko) * | 1997-12-16 | 2001-02-01 | 김영환 | 반도체의 출력버퍼회로 |
| US6002281A (en) * | 1998-02-20 | 1999-12-14 | Intel Corporation | Delay locked loop |
| US6522185B2 (en) | 2001-02-28 | 2003-02-18 | Agilent Technologies, Inc. | Variable delay CMOS circuit with PVT control |
| CN1539201A (zh) | 2001-08-03 | 2004-10-20 | 皇家飞利浦电子股份有限公司 | 模拟fir滤波器 |
| CN106059545B (zh) * | 2016-06-16 | 2018-09-21 | 电子科技大学 | 一种用于低功耗流水线的时序控制电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS6139721A (ja) * | 1984-07-31 | 1986-02-25 | Nippon Gakki Seizo Kk | 信号遅延回路 |
| JPH03104412A (ja) * | 1989-09-19 | 1991-05-01 | Tdk Corp | 遅延回路 |
| US5121014A (en) * | 1991-03-05 | 1992-06-09 | Vlsi Technology, Inc. | CMOS delay circuit with controllable delay |
| JP3247128B2 (ja) * | 1991-10-09 | 2002-01-15 | 富士通株式会社 | 可変遅延回路 |
| FI92120C (fi) * | 1992-04-15 | 1994-09-26 | Nokia Mobile Phones Ltd | Jänniteohjattu oskillaattori |
| JP3265045B2 (ja) * | 1993-04-21 | 2002-03-11 | 株式会社東芝 | 電圧制御発振器 |
| JP2755181B2 (ja) * | 1994-08-12 | 1998-05-20 | 日本電気株式会社 | 電圧制御発振器 |
-
1996
- 1996-01-22 JP JP8007941A patent/JP2870464B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-24 EP EP97104986A patent/EP0868026B1/en not_active Expired - Lifetime
- 1997-03-31 US US08/829,009 patent/US5831465A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0868026A1 (en) | 1998-09-30 |
| EP0868026B1 (en) | 2003-07-02 |
| US5831465A (en) | 1998-11-03 |
| JP2870464B2 (ja) | 1999-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1167116A (en) | High speed cmos comparator circuit | |
| JP2002033651A (ja) | 負荷容量測定回路および出力バッファ | |
| KR0162929B1 (ko) | 디지탈 신호 처리용 지연 회로 | |
| WO2007109452A9 (en) | High speed voltage translator circuit | |
| JP2870464B2 (ja) | 可変遅延回路 | |
| US7696791B2 (en) | High-speed amplitude detector with a digital output | |
| CN113054620B (zh) | 一种低功耗芯片的欠压保护电路 | |
| JP7224387B2 (ja) | 増幅回路 | |
| US20080238517A1 (en) | Oscillator Circuit and Semiconductor Device | |
| US10651831B2 (en) | Oscillation circuit | |
| US6975168B2 (en) | Drive circuit | |
| JP3519326B2 (ja) | カレントミラー回路 | |
| CN113206648A (zh) | 放大器电路、对应的比较器装置和方法 | |
| WO1996038912A1 (fr) | Circuit a retard variable | |
| US7053671B1 (en) | Low-jitter differential-to-single-ended data conversion circuits | |
| JP2500791B2 (ja) | 演算増幅回路 | |
| CN114185389B (zh) | 一种集成电路的自适应内核电压产生电路 | |
| KR100327440B1 (ko) | 제로-크로싱 감지회로 | |
| EP0499645A1 (en) | Differential amplifying circuit of operational amplifier | |
| US7236030B2 (en) | Method to implement hysteresis in a MOSFET differential pair input stage | |
| JP2947042B2 (ja) | 低位相差差動バッファ | |
| KR930003741Y1 (ko) | 전원 제어장치 | |
| JPH02278914A (ja) | プルアップ・プルダウン回路 | |
| JP3617889B2 (ja) | パワーオンリセット回路 | |
| CN116781046A (zh) | 一种迟滞比较器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080108 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090108 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100108 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120108 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |