CN114185389B - 一种集成电路的自适应内核电压产生电路 - Google Patents

一种集成电路的自适应内核电压产生电路 Download PDF

Info

Publication number
CN114185389B
CN114185389B CN202111470428.9A CN202111470428A CN114185389B CN 114185389 B CN114185389 B CN 114185389B CN 202111470428 A CN202111470428 A CN 202111470428A CN 114185389 B CN114185389 B CN 114185389B
Authority
CN
China
Prior art keywords
resistor
current source
sampling
tube
mpass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111470428.9A
Other languages
English (en)
Other versions
CN114185389A (zh
Inventor
杨烈侠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CN202111470428.9A priority Critical patent/CN114185389B/zh
Publication of CN114185389A publication Critical patent/CN114185389A/zh
Application granted granted Critical
Publication of CN114185389B publication Critical patent/CN114185389B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种集成电路的自适应内核电压产生电路，包括运算放大器OPA、MOS管MPass、第一采样支路和第二采样支路；运算放大器OPA，所述运算放大器OPA的输入端分别与第一采样支路的采样结点A和第二采样支路的采样结点B相连，输出端连接MOS管MPass的栅极；运算放大器OPA的正电源接输入电压VIN，负电源接地；本发明所产生的内核电压不是固定的，内核电压的绝对值自适应地与工艺、工作温度相关。器件驱动能力越强，由器件组成的门级电路翻转速度越快，则内核电压越小；反之，器件驱动能力越弱，由器件组成的门级电路翻转速度越慢，则内核电压越大。通过内核电压与工艺和温度的自适应，减小工艺和温度变化时的电路性能差异，实现更好的性能和功耗优化。

Description

一种集成电路的自适应内核电压产生电路
技术领域
本发明属于集成电路电源技术领域，涉及一种集成电路内核电压的实现方法，尤其是一种集成电路的自适应内核电压产生电路。
背景技术
良好的电源系统是任何电子设备稳定工作的前提。对于集成电路设计而言，电源系统的设计是首先需要面对的问题，其中，内核电压的实现方案又是重中之重。随着集成电路制造技术的不断进步，内核电压不断降低。现有的内核电压实现方案，都采用相对固定的典型电压值，内核电压不随工艺或工作温度变化，例如，55nm工艺，典型内核电压1.2V，22nm工艺，典型内核电压0.8V。固定内核电压存在两个问题：第一，工艺角(Process Corner)不同，器件性能变化时，在固定内核电压情况下，电路性能差距比较大，但为了保证最终产品的可靠性，产品规格(Spec)只能以最坏状态分析(Worst Case)作为目标。例如，同样的设计，固定内核电压情况下，SS Corner可能会成为性能的瓶颈，虽然其它Corner(TT、FF等)可以达到更高的工作频率，但，产品规格(Spec)只能采用SS Corner对应的工作频率，造成性能的浪费。同时，其它不是瓶颈的Corner情况下，必然伴随着更大的工作电流，造成不必要的功耗浪费。第二，在工作温度变化时，器件性能会有明显变化，在固定内核电压情况下，同样会出现上述类似的问题。
发明内容
本发明的目的在于解决现有技术中的问题，提供一种集成电路的自适应内核电压产生电路，本发明产生的内核电压不是固定的，而是与工艺和工作温度相关，通过内核电压绝对值基于工艺和工作温度的变化，尽量减小工艺和温度变化时电路性能的差异，从而减小性能和功耗的浪费。
为达到上述目的，本发明采用以下技术方案予以实现：
一种集成电路的自适应内核电压产生电路，包括：
运算放大器OPA，所述运算放大器OPA的输入端分别与第一采样支路的采样结点A和第二采样支路的采样结点B相连，输出端连接MOS管MPass的栅极；运算放大器OPA的正电源接输入电压VIN，负电源接地；
MOS管MPass，所述MOS管MPass的源极连接输入电压VIN，漏极输出内核电压VCORE；
第一采样支路，所述第一采样支路的一端连接MOS管MPass的漏极，另一端接地；第一采样支路与地之间的采样结点A与运算放大器OPA的同相输入端相连；
第二采样支路，所述第二采样支路的一端连接MOS管MPass的漏极，另一端接地；第二采样支路与地之间的采样结点B与运算放大器OPA的反相输入端相连。
本发明进一步的改进在于：
所述第一采样支路包括电阻RP1，电阻RP1的一端连接MOS管MPass的漏极，另一端通过电流源IP1接地，采样结点A设置在电阻RP1和电流源IP1之间；
所述第二采样支路包括电阻RN1，电阻RN1的一端接地，另一端通过电流源IN1与MOS管MPass的漏极相连，采样结点B设置在电阻RN1和电流源IN1之间。
所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极与栅极相连后通过电流源IP1接地，采样结点A设置在PMOS管MP1漏极和栅极与电流源IP1之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极与栅极相连后通过电流源IN1连接MOS管MPass的漏极，采样结点B设置在NMOS管MN1的漏极和栅极与电流源IP1之间。
所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极连接电阻RP1的一端，电阻RP1的另一端通过电流源IP1接地；栅极连接至电阻RP1与电流源IP1之间；采样结点A设置在电阻RP1与PMOS管MP1漏极之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极连接电阻RN1的一端，电阻RN1的另一端通过电流源IN1连接MOS管MPass的漏极，NMOS管MN1的栅极连接至电阻RN1与电流源IN1之间；采样结点B设置在电子RN1与NMOS管MN1的漏极之间。
所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极连接电阻RP2的一端，电阻RP2的另一端通过电流源IP1接地；栅极连接至电阻RP2与电流源IP1之间；采样结点A设置在电阻RP2与电流源IP1之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极连接电阻RN2的一端，电阻RN2的另一端通过电流源IN1连接MOS管MPass的漏极，NMOS管MN1的栅极连接至电阻RN2与电流源IN1之间；采样结点B设置在电阻RN2与电流源IN1之间。
所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极依次串联电阻RP1、电阻RP2以及电流源IP1，电流源IP1的另一端接地，PMOS管MP1的栅极连接至电阻RP1和电阻RP2之间的结点上；采样结点A设置在电阻RP2与电流源IP1之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极依次串联电阻RN1、电阻RN2以及电流源IN1，电流源IN1的另一端连接MOS管MPass的漏极，NMOS管MN1的栅极连接至电阻RN1和电阻RN2之间的结点上；采样结点B设置在电阻RN2与电流源IN1之间。
所述MOS管MPass采用PMOS管或NMOS管。
与现有技术相比，本发明具有以下有益效果：
本发明没有采用基准电压，而是通过两个采样支路对内核电压VCORE进行采样，并对采样结果进行比较输出内核电压VCORE。本发明所产生的内核电压不是固定的，内核电压的绝对值自适应地与工艺(Process)、工作温度(Temperature)相关。本发明所产生内核电压的绝对值，与该电压下工作的器件性能相关：器件驱动能力越强，由器件组成的门级电路翻转速度越快，则内核电压越小；反之，器件驱动能力越弱，由器件组成的门级电路翻转速度越慢，则内核电压越大。
本发明产生内核电压的绝对值，在内核器件(NMOS/PMOS)工艺角(ProcessCorner)为FF时，电压绝对值最小；在内核器件(NMOS/PMOS)工艺角(Process Corner)为SS时，电压绝对值最大。所产生内核电压的绝对值，与工作温度相关：工作温度下器件驱动能力越强，由器件组成的门级电路翻转速度越快，则内核电压越小；反之，工作温度下器件驱动能力越弱，由器件组成的门级电路翻转速度越慢，则内核电压越大。因此，输出内核电压VCORE绝对值与工艺和工作温度相关，从而减小了工艺和工作温度变化对电路性能的影响，减小了性能和功耗的浪费。
附图说明
为了更清楚的说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为传统的内核电压实现电路。
图2为本发明实施例1的电路图。
图3为本发明实施例2的电路图。
图4为本发明实施例3的电路图。
图5为本发明实施例4的电路图。
图6为本发明实施例5的电路图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明实施例的描述中，需要说明的是，若出现术语“上”、“下”、“水平”、“内”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
此外，若出现术语“水平”，并不表示要求部件绝对水平，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。
在本发明实施例的描述中，还需要说明的是，除非另有明确的规定和限定，若出现术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
下面结合附图对本发明做进一步详细描述：
参见图1，图1为传统的内核电压实现电路(LDO)，采用基准电压VREF与采样电压进行比较，其输出内核电压VCORE为：
Figure BDA0003391754180000061
其中，VREF为基准电压，R1和R2为电阻。
本发明实施例公开了一种集成电路的自适应内核电压产生电路，包括运算放大器OPA、MOS管MPass、第一采样支路和第二采样支路；所述运算放大器OPA的输入端分别与第一采样支路的采样结点A和第二采样支路的采样结点B相连，运算放大器OPA的正电源接输入电压VIN，负电源接地；运算放大器OPA的输出端连接MOS管MPass的栅极，MOS管MPass的源极连接输入电压VIN，漏极输出内核电压VCORE。所述MOS管MPass采用PMOS管或NMOS管。所述第一采样支路的一端连接MOS管MPass的漏极，另一端接地；第一采样支路与地之间的采样结点A与运算放大器OPA的同相输入端相连；所述第二采样支路的一端连接MOS管MPass的漏极，另一端接地；第二采样支路与地之间的采样结点B与运算放大器OPA的反相输入端相连。
实施例1
如图2所示，在一种可能的实施方式中，所述第一采样支路包括电阻RP1，电阻RP1的一端连接MOS管MPass的漏极，另一端通过电流源IP1接地，采样结点A设置在电阻RP1和电流源IP1之间；
所述第二采样支路包括电阻RN1，电阻RN1的一端接地，另一端通过电流源IN1与MOS管MPass的漏极相连，采样结点B设置在电阻RN1和电流源IN1之间。
本实施例具有更高的灵活性，其输出内核电压VCORE为：
VCORE＝RP1·IP1+RN1·IN1
为实现对工艺和工作温度的自适应，其电流源IP1和电流源IN1需要与工艺变化和温度变化有关，采用如下的方式实现：
Figure BDA0003391754180000071
Figure BDA0003391754180000072
其中，Rx和Ry为电阻，用于将MOS管开启电压转换为电流信号，实现VCORE电压对工艺的自适应；VTH_PMOS表示PMOS管开启电压，VTH_MMOS表示NMOS管开启电压，ITA和ITB通过合理的温度系数选择，实现核心电压对工作温度的自适应。
实施例2
如图3所示，在一种可能的实施方式中，所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极与栅极相连后通过电流源IP1接地，采样结点A设置在PMOS管MP1漏极和栅极与电流源IP1之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极与栅极相连后通过电流源IN1连接MOS管MPass的漏极，采样结点B设置在NMOS管MN1的漏极和栅极与电流源IP1之间。
本实施例可以实现低于NMOS阈值电压和PMOS阈值电压之和的核心电压，可以通过电流源温度系数的选择实现针对工作温度的优化，其输出内核电压VCORE分别为：
WCORE＝VGS_PMOS管MP1+VGS_MMOS管MN1
其中，VGS_PMOS管MP1表示MP1管栅源电压，VGS_MMOS管MN1表示MP1管开启电压。
实施例3
如图4所示，在一种可能的实施方式中，所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极连接电阻RP1的一端，电阻RP1的另一端通过电流源IP1接地；栅极连接至电阻RP1与电流源IP1之间；采样结点A设置在电阻RP1与PMOS管MP1漏极之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极连接电阻RN1的一端，电阻RN1的另一端通过电流源IN1连接MOS管MPass的漏极，NMOS管MN1的栅极连接至电阻RN1与电流源IN1之间；采样结点B设置在电子RN1与NMOS管MN1的漏极之间。
本实施例可以实现低于NMOS阈值电压和PMOS阈值电压之和的核心电压，可以通过电流源温度系数的选择实现针对工作温度的优化，其输出内核电压VCORE分别为：
VCORE＝VGS_PMOS管MP1+VGS_MMOS管MN1-RP1·IP1-RN1·IN1
其中，VGS_PMOS管MP1表示MP1管栅源电压，VGS_MMOS管MN1表示MP1管开启电压。
实施例4
如图5所示，在一种可能的实施方式中，所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极连接电阻RP2的一端，电阻RP2的另一端通过电流源IP1接地；栅极连接至电阻RP2与电流源IP1之间；采样结点A设置在电阻RP2与电流源IP1之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极连接电阻RN2的一端，电阻RN2的另一端通过电流源IN1连接MOS管MPass的漏极，NMOS管MN1的栅极连接至电阻RN2与电流源IN1之间；采样结点B设置在电阻RN2与电流源IN1之间。
实施例5
如图6所示，在一种可能的实施方式中，所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极依次串联电阻RP1、电阻RP2以及电流源IP1，电流源IP1的另一端接地，PMOS管MP1的栅极连接至电阻RP1和电阻RP2之间的结点上；采样结点A设置在电阻RP2与电流源IP1之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极依次串联电阻RN1、电阻RN2以及电流源IN1，电流源IN1的另一端连接MOS管MPass的漏极，NMOS管MN1的栅极连接至电阻RN1和电阻RN2之间的结点上；采样结点B设置在电阻RN2与电流源IN1之间。
该实施例相比传统的内核电压实现电路，没有采用基准电压，而是通过两个采样支路对内核电压VCORE进行采样，并对采样结果进行比较，其输出内核电压VCORE为：
VCORE＝VGS_PMOS管MP1+VGS_NMOS管MN1+RP2·IP1+RN2·IN1
在采样支路电流IP1和IN1比较小时，有：
VCORE≈VTH_PMOS管MP1+VTH_NMOS管MN1+RP2·IP1+RN2·IN1
其中，VTH_PMOS管MP1表示MP1管开启电压，VTH_NMOS管MN1表示MN1管开启电压。
可以看到，内核电压VCORE与PMOS管MP1的阈值电压和NMOS管MN1的阈值电压有关，而无论NMOS管还是PMOS管，其阈值电压都受工艺影响。对于不同的工艺角(ProcessCorner)，比如SS Corner，器件驱动能力弱，由器件组成的门级电路翻转速度相对慢，由于其阈值电压相对更高，因此通过本发明产生的内核电压VCORE也随之升高，从而加快门电路的翻转速度；反之，对于FF Corner，器件驱动能力强，由器件组成的门级电路翻转速度相对快，由于其阈值电压相对更低，因此通过本发明产生的内核电压VCORE也随之降低，从而减小门电路的翻转速度。通过不同工艺角(Process Corner)时内核电压的自适应变化，就可以减小不同工艺角(Process Corner)时电路性能的差异，从而减小功耗和性能的浪费。
同时，无论NMOS管还是PMOS管，其阈值电压还会受到工作温度的影响。工作温度越高，阈值电压越小，工作温度越低，阈值电压越高。阈值电压的降低对门级电路的翻转速度是有利的，但是，温度的变化同时还导致载流子迁移率的变化，温度越高迁移率越低，门级电路的翻转速度越慢。综合上面两个因素，温度升高对门级电路的翻转速度影响趋势，随不同的工艺可能有所不同。针对此问题，基于工艺本身的温度特性，选择合理的电流源(IP1和IN1)温度系数(包括正温度系数、负温度系数或者零温度系数)，在保证电流绝对值不随工艺变化的情况下，使其电流值随温度合理变化，从而配合阈值电压随温度的变化情况，保证输出内核电压VCORE在门级电路翻转更快的温度时，电压绝对值相对更低，门级电路翻转更慢的温度，电压绝对值相对更高，实现减小功耗和性能浪费的目标。
需要特别说明的是，本发明的核心，是通过产生一个与工艺和温度相关的内核电压，实现内核电压对工艺和温度变化的自适应，从而尽量减小电路性能随工艺和温度变化而出现的变化，减小性能和功耗的浪费，最终实现更好的性能和功耗优化。上述的几个实施电路，只是基于本发明的核心思想，几种比较容易实现的电路方案。其它与本发明核心思想类似的方案或电路，也属于本发明覆盖的范围。
另外需要说明的是，本发明提供的实施例，都基于传统的LDO电路形式，这些实施方案可以轻松地移植到其它如电荷泵、DCDC等电路形式。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种集成电路的自适应内核电压产生电路，其特征在于，包括：
运算放大器OPA，所述运算放大器OPA的输入端分别与第一采样支路的采样结点A和第二采样支路的采样结点B相连，输出端连接MOS管MPass的栅极；运算放大器OPA的正电源接输入电压VIN，负电源接地；
MOS管MPass，所述MOS管MPass的源极连接输入电压VIN，漏极输出内核电压VCORE；
第一采样支路，所述第一采样支路的一端连接MOS管MPass的漏极，另一端接地；第一采样支路与地之间的采样结点A与运算放大器OPA的同相输入端相连；所述第一采样支路包括电阻RP1，电阻RP1的一端连接MOS管MPass的漏极，另一端通过电流源IP1接地，采样结点A设置在电阻RP1和电流源IP1之间；
第二采样支路，所述第二采样支路的一端连接MOS管MPass的漏极，另一端接地；第二采样支路与地之间的采样结点B与运算放大器OPA的反相输入端相连；所述第二采样支路包括电阻RN1，电阻RN1的一端接地，另一端通过电流源IN1与MOS管MPass的漏极相连，采样结点B设置在电阻RN1和电流源IN1之间；
所述电流源IP1和电流源IN1与工艺变化和温度变化的关系如下：
Figure FDA0004039665900000011
Figure FDA0004039665900000012
其中，Rx和Ry为电阻，用于将MOS管开启电压转换为电流信号，实现VCORE电压对工艺的自适应；VTH_PMOS表示PMOS管开启电压，VTH_NMOS表示NMOS管开启电压，ITA和ITB通过合理的温度系数选择，实现核心电压对工作温度的自适应。
2.根据权利要求1所述的集成电路的自适应内核电压产生电路，其特征在于，所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极与栅极相连后通过电流源IP1接地，采样结点A设置在PMOS管MP1漏极和栅极与电流源IP1之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极与栅极相连后通过电流源IN1连接MOS管MPass的漏极，采样结点B设置在NMOS管MN1的漏极和栅极与电流源IN1之间；
所述电流源IP1和电流源IN1通过温度系数的选择实现针对工作温度的优化，其输出内核电压VCORE为：
VCORE＝VGS_PMOS管MP1+VGS_NMOS管MN1
其中，VGS_PMOS管MP1表示MP1管栅源电压，VGS_NMOS管MN1表示MP1管开启电压。
3.根据权利要求1所述的集成电路的自适应内核电压产生电路，其特征在于，所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极连接电阻RP1的一端，电阻RP1的另一端通过电流源IP1接地；栅极连接至电阻RP1与电流源IP1之间；采样结点A设置在电阻RP1与PMOS管MP1漏极之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极连接电阻RN1的一端，电阻RN1的另一端通过电流源IN1连接MOS管MPass的漏极，NMOS管MN1的栅极连接至电阻RN1与电流源IN1之间；采样结点B设置在电子RN1与NMOS管MN1的漏极之间；
所述电流源IP1和电流源IN1通过温度系数的选择实现针对工作温度的优化，其输出内核电压VCORE分别为：
VCORE＝VGS_PMOS管MP1+VGS_NMOS管MN1-RP1·IP1-RN1·IN1
其中，VGS_PMOS管MP1表示MP1管栅源电压，VGS_NMOS管MN1表示MP1管开启电压。
4.根据权利要求1所述的集成电路的自适应内核电压产生电路，其特征在于，所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极连接电阻RP2的一端，电阻RP2的另一端通过电流源IP1接地；栅极连接至电阻RP2与电流源IP1之间；采样结点A设置在电阻RP2与电流源IP1之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极连接电阻RN2的一端，电阻RN2的另一端通过电流源IN1连接MOS管MPass的漏极，NMOS管MN1的栅极连接至电阻RN2与电流源IN1之间；采样结点B设置在电阻RN2与电流源IN1之间。
5.根据权利要求1所述的集成电路的自适应内核电压产生电路，其特征在于，所述第一采样支路包括PMOS管MP1，PMOS管MP1的源极连接MOS管MPass的漏极，PMOS管MP1的漏极依次串联电阻RP1、电阻RP2以及电流源IP1，电流源IP1的另一端接地，PMOS管MP1的栅极连接至电阻RP1和电阻RP2之间的结点上；采样结点A设置在电阻RP2与电流源IP1之间；
所述第二采样支路包括NMOS管MN1，NMOS管MN1的源极接地，漏极依次串联电阻RN1、电阻RN2以及电流源IN1，电流源IN1的另一端连接MOS管MPass的漏极，NMOS管MN1的栅极连接至电阻RN1和电阻RN2之间的结点上；采样结点B设置在电阻RN2与电流源IN1之间。
6.根据权利要求1-5任一项所述的集成电路的自适应内核电压产生电路，其特征在于，所述MOS管MPass采用PMOS管或NMOS管。
CN202111470428.9A 2021-12-03 2021-12-03 一种集成电路的自适应内核电压产生电路 Active CN114185389B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111470428.9A CN114185389B (zh) 2021-12-03 2021-12-03 一种集成电路的自适应内核电压产生电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111470428.9A CN114185389B (zh) 2021-12-03 2021-12-03 一种集成电路的自适应内核电压产生电路

Publications (2)

Publication Number Publication Date
CN114185389A CN114185389A (zh) 2022-03-15
CN114185389B true CN114185389B (zh) 2023-04-07

Family

ID=80603374

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111470428.9A Active CN114185389B (zh) 2021-12-03 2021-12-03 一种集成电路的自适应内核电压产生电路

Country Status (1)

Country Link
CN (1) CN114185389B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009265955A (ja) * 2008-04-25 2009-11-12 Hitachi Ulsi Systems Co Ltd 半導体集積回路装置
JP4613986B2 (ja) * 2008-07-28 2011-01-19 日本テキサス・インスツルメンツ株式会社 スイッチング電源装置
CN102931842A (zh) * 2012-10-12 2013-02-13 华为技术有限公司 芯片动态调压电路和终端设备
CN103092245B (zh) * 2013-01-09 2014-08-20 卓捷创芯科技（深圳）有限公司 一种超低功耗的低压差稳压电源电路与射频识别标签
US10193444B1 (en) * 2017-07-28 2019-01-29 Pixart Imaging Inc. Reference voltage generator with adaptive voltage and integrated circuit chip

Also Published As

Publication number Publication date
CN114185389A (zh) 2022-03-15

Similar Documents

Publication Publication Date Title
CN108599544B (zh) 应用于dc-dc变换器的高压使能电路
US4461991A (en) Current source circuit having reduced error
KR19980021154A (ko) 기준 전압 발생 회로
US9081402B2 (en) Semiconductor device having a complementary field effect transistor
CN106961266B (zh) 电源开启重置电路
CN112859998A (zh) 一种低功耗芯片的过温保护电路
CN110045779B (zh) 一种电压选择电路及方法
CN111879999A (zh) 一种低温度系数快速电压检测电路
CN214674306U (zh) 一种低功耗芯片的欠压保护电路
CN116931641B (zh) 一种低功耗高精度的无电阻型cmos基准电压源
CN114185389B (zh) 一种集成电路的自适应内核电压产生电路
CN110048368B (zh) 一种高速高精度欠压保护电路
CN113885639B (zh) 基准电路、集成电路及电子设备
CN113110680B (zh) 一种基准电路的启动电路和基准电路
US8222952B2 (en) Semiconductor device having a complementary field effect transistor
KR19990007180A (ko) 데이터 판정 회로 및 데이터 판정 방법
CN115167598A (zh) 电源电压选择电路
CN110445482B (zh) 一种低功耗高摆率的比较器
CN113054620A (zh) 一种低功耗芯片的欠压保护电路
CN110022138B (zh) 一种锁存器及隔离电路
CN112817362B (zh) 一种低温度系数参考电流及电压产生电路
CN117459044B (zh) 一种低压复位电路及复位方法
TWI657249B (zh) 電流感測電路
JPH09199992A (ja) 可変遅延回路
CN110022145B (zh) 一种锁存器及隔离电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant